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Body-tied-to-source partially depleted SOI MOSFET 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-027/01
출원번호 US-0389140 (1999-09-02)
발명자 / 주소
  • Sreenath Unnikrishnan
출원인 / 주소
  • Texas Instruments Incorporated
대리인 / 주소
    Carlton H. Hoel
인용정보 피인용 횟수 : 22  인용 특허 : 3

초록

A silicon-on-oxide MOS transistor is disclosed which has an implanted region on the source side of the gate electrode for making contact with the body node. A contact region of the same conductivity type as the body is formed in the source region with a minimum spacing from the patterned gate corner

대표청구항

1. A transistor, comprising:a gate capacitively coupled to a fully-insulated semiconductor body region which includes a first-conductivity-type channel region interposed between source and drain diffusions which are both of a second conductivity type; a first-conductivity-type body-tie diffusion whi

이 특허에 인용된 특허 (3)

  1. Smith Jeremy C. (Austin TX) Miller James W. (Austin TX), Method of making semiconductor-on-insulator device with closed-gate electrode.
  2. Bahraman Ali (Palos Verdes Estates CA), Radiation hardened CMOS on SOI or SOS devices.
  3. Blake Terence G. W. (Dallas TX), Silicon-on-insulator transistor with body node to source node connection.

이 특허를 인용한 특허 (22)

  1. Sleight, Jeffrey W.; Lin, Chung-Hsun; Chang, Josephine B.; Chang, Leland, Body-tied asymmetric N-type field effect transistor.
  2. Sleight, Jeffrey W.; Lin, Chung-Hsun; Chang, Josephine B.; Chang, Leland, Body-tied asymmetric P-type field effect transistor.
  3. Yu, Bin, MOSFET with differential halo implant and annealing strategy.
  4. Yang, Jeong-hwan; Kim, Young-wug, Metal oxide semiconductor field effect transistor for reducing resistance between source and drain.
  5. Clevenger, Lawrence A.; Hsu, Louis L.; Wang, Li-Kong; Yuan, Tsomg-Dih, Method and structure for providing improved thermal conduction for silicon semiconductor devices.
  6. Watt, Jeffrey; Rahim, Irfan, Method for forming a trigger device for ESD protection circuit.
  7. Larsen, Bradley J.; Liu, Michael S.; Fechner, Paul S., Non-planar silicon-on-insulator device that includes an “area-efficient” body tie.
  8. Cai, Jin; Haensch, Wilfried; Majumdar, Amlan, Partially depleted SOI field effect transistor having a metallized source side halo region.
  9. Assaderaghi, Fariborz; Rausch, Werner; Schepis, Dominic Joseph; Shahidi, Ghavam G., SOI MOSFETS exhibiting reduced floating-body effects.
  10. Assaderaghi,Fariborz; Rausch,Werner; Schepis,Dominic Joseph; Shahidi,Ghavam G., SOI MOSFETS exhibiting reduced floating-body effects.
  11. Fechner, Paul, Self-aligned body tie for a partially depleted SOI device structure.
  12. Fechner,Paul S., Self-aligned body tie for a partially depleted SOI device structure.
  13. Shibata,Hiroshi; Nakamura,Osamu; Naka,Shunichi; Ueda,Tohru, Semiconductor device and manufacture method thereof.
  14. Nagao,Ritsuko; Hayakawa,Masahiko, Semiconductor device and manufacturing method thereof.
  15. Nagao,Ritsuko; Hayakawa,Masahiko, Semiconductor device and manufacturing method thereof.
  16. Pong, Won-Hyung; Park, Hyung-Rae, Semiconductor device for protecting electrostatic discharge and method of fabricating the same.
  17. Hogyoku, Michiru, Semiconductor devices.
  18. Hogyoku, Michiru, Semiconductor devices including a silicon-on-insulator layer.
  19. Yu, Bin; En, William G.; An, Judy Xilin; Riccobene, Concetta E., Semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer and method of fabrication using wafer bonding.
  20. Fukuda, Koichi, Silicon-on-sapphire semiconductor device with shallow lightly-doped drain.
  21. Ha, Man Lyun, Transistor, image sensor with the same, and method of manufacturing the same.
  22. Watt, Jeffrey; Rahim, Irfan, Trigger device for ESD protection circuit.
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