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Programmable integrated circuit structures and methods for making the same 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/44
출원번호 US-0405043 (1999-09-27)
발명자 / 주소
  • Stephen L. Skala
  • Subhas Bothra
출원인 / 주소
  • Philips Electronics North America Corporation
대리인 / 주소
    Martine & Penilla, LLP
인용정보 피인용 횟수 : 12  인용 특허 : 10

초록

A method for making, and a programmable structure for use in a semiconductor chip is provided. The method includes forming a lower metallization layer, and forming an upper metallization layer. The upper metallization layer has a first portion and a second portion. An eroded via is formed between th

대표청구항

1. A programmable structure, comprising:a first lower metallization line defined on a first metallization layer; a second lower metallization line defined on the first metallization layer, the first and second lower metallization lines being electrically connected; a first upper metallization line d

이 특허에 인용된 특허 (10)

  1. Davis Susan E. (Chelmsford MA) Newman Paul F. (Cambridge MA) Tabatabaie-Alavi Kamal (Hyde Park MA), Digital MMIC/analog MMIC structures and process.
  2. Lien Chuen-Der ; Hansen Anita M. ; Pilling David J., Electrically programmable interlevel fusible link for integrated circuits.
  3. Thomas Michael E. (Cupertino CA) Chinn Jeffrey D. (Foster City CA), High performance interconnect system for an integrated circuit.
  4. Zhao Bin, Interconnect structure and method employing air gaps between metal lines and between metal layers.
  5. Newman Paul F. ; Evangelista Steven C., Logic family for digitally controlled analog monolithic microwave integrated circuits.
  6. Boardman William J. (San Jose CA) Chan David P. (San Ramon CA) Chang Kuang-Yeh (Los Gatos CA) Gabriel Calvin T. (Pacifica CA) Jain Vivek (Milpitas CA) Nariani Subhash R. (San Jose CA), Method for making anti-fuse structures.
  7. Ma Manny Kin F., Methods and structures for pad reconfiguration to allow intermediate testing during manufacture of an integrated circuit.
  8. Bui Nguyen Duc ; Wollesen Donald L., Reduced electromigration interconnection line.
  9. Kudoh Osamu (Tokyo JPX) Okada Kenji (Tokyo JPX) Shiba Hiroshi (Tokyo JPX) Katoh Takuya (Tokyo JPX), Semiconductor device having multi-level wiring.
  10. Bang David, Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene meta.

이 특허를 인용한 특허 (12)

  1. Van Brocklin, Andrew L.; Fricke, Peter, Antifuse structure and method of making.
  2. Wang, Ping-Chuan; Li, Wai-Kin, Empty vias for electromigration during electronic-fuse re-programming.
  3. Fricke, Peter; Van Brocklin, Andrew L.; Koll, Andrew, Memory structures.
  4. Hennesthal, Christian; Aubel, Oliver; Poppe, Jens; Pagel, Holger; Kurz, Andreas, Semiconductor device comprising metal-based eFuses of enhanced programming efficiency by enhancing metal agglomeration and/or voiding.
  5. Feustel, Frank; Frohberg, Kai; Werner, Thomas, Test structure for estimating electromigration effects with increased robustness with respect to barrier defects in vias.
  6. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  7. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  8. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  9. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  10. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  11. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
  12. Lin, Mou-Shiung, Top layers of metal for high performance IC's.
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