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Asynchronously controlling data transfers within a circuit 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03K-019/00
출원번호 US-0676428 (2000-09-29)
발명자 / 주소
  • Ivan E. Sutherland
  • Scott M. Fairbanks
  • Josephus C. Ebergen
출원인 / 주소
  • Sun Microsystems, Inc.
대리인 / 주소
    Park, Vaughan & Fleming LLP
인용정보 피인용 횟수 : 19  인용 특허 : 2

초록

One embodiment of the present invention provides a system for controlling asynchronous data transfers within a circuit. This system operates by monitoring a first voltage level on a first conductor that specifies whether a first stage of the circuit contains data. The system also monitors a second v

대표청구항

1. A method for controlling asynchronous data transfers within a circuit, comprising:monitoring a first voltage level on a first conductor that specifies whether a first stage of the circuit contains data; monitoring a second voltage level on a second conductor that specifies whether a second stage

이 특허에 인용된 특허 (2)

  1. Rosen Eitan E.,ILX, Control circuit for clock enable staging.
  2. Durham Christopher M. (Austin TX) Kodali Visweswara R. (Austin TX) Shah Salim A. (Austin TX), Single-rail self-resetting logic circuitry.

이 특허를 인용한 특허 (19)

  1. Jones, Ian W.; Ebergen, Josephus C., Apparatus and method for generating a partial fullness indicator signal in a FIFO.
  2. Jones,Ian W., Asynchronous control circuit with symmetric forward and reverse latencies.
  3. Wielage, Paul; Bennebroek, Martinus T., Circuit with parallel functional circuits with multi-phase control inputs.
  4. Singh, Montek; Nowick, Steven M., Circuits and methods for high-capacity asynchronous pipeline.
  5. Singh,Montek; Nowick,Steven M., Circuits and methods for high-capacity asynchronous pipeline processing.
  6. Somayajula, Shyam S, Circuits and methods for latch metastability detection and compensation and systems using the same.
  7. Zianbetov, Eldar; Beigne, Edith; Di Pendina, Gregory, Data back-up in an asynchronous circuit.
  8. Lu, Sean Shau-Tu; Sung, Chiakang; Huang, Joseph; Chong, Yan, Digitally controlled delay-locked loops.
  9. Salters,Roelof Herman Willem; Wielage,Paul, FIFO-register and digital signal processor comprising a FIFO-register.
  10. Chelcea, Tiberiu; Nowick, Steven M., Low latency FIFO circuits for mixed asynchronous and synchronous systems.
  11. Nystr?m, Mika; Martin, Alain J., Method and apparatus for an asynchronous pulse logic circuit.
  12. Ebergen, Jo, Method and apparatus for asynchronously controlling a high-capacity domino pipeline.
  13. Ebergen, Josephus C.; Sutherland, Ivan E.; Lexau, Jon; Gainsley, Jonathan, Method and apparatus for asynchronously controlling domino logic gates.
  14. Parulkar, Ishwardutt; Ebergen, Josephus C.; Elkin, Ilyas, Method and apparatus for test of asynchronous pipelines.
  15. Koe, Wern-Yan, Method and system for synchronously initializing digital logic circuits.
  16. Yamanaka, Hidekazu; Horiyama, Takashi, Self-synchronous logic circuit having test function and method of testing self-synchronous logic circuit.
  17. Gaide, Brian C.; Young, Steven P., Self-timed single track circuit.
  18. Wijeratne, Sapumal, Single stage, level restore circuit with mixed signal inputs.
  19. Carlson, Roy M.; Erstad, David O., System level hardening of asynchronous combinational logic.
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