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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0761889 (2001-01-17) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 94 인용 특허 : 3 |
The present invention discloses a method of fabricating a SOI semiconductor device with a quasi surrounding gate in the silicon substrate to increase the device current per unit device width, and allows better control over the short-channel effect and sub-threshold leakage. This method also enables
1. A quasi surrounding gate structure, comprising:a first insulating layer; a submicron-thick semiconductor layer on the first insulating layer, the semiconductor layer being patterned into an island or a strip; a gate insulating layer surrounding the island or the strip of the semiconductor layer;
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