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Low resistance composite contact structure utilizing a reaction barrier layer under a metal layer 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/52
출원번호 US-0641727 (2000-08-21)
발명자 / 주소
  • Shekhar Pramanick
  • Ming-Ren Lin
  • Qi Xiang
출원인 / 주소
  • Advanced Micro Devices, Inc.
인용정보 피인용 횟수 : 14  인용 특허 : 12

초록 ▼

Low resistance contacts are formed on source/drain regions and gate electrodes by selectively depositing a reaction barrier layer and selectively depositing a metal layer on the reaction barrier layer. Embodiments include selectively depositing an alloy of cobalt and tungsten which functions as a re

대표청구항 ▼

1. A semiconductor device comprising:a silicon substrate; source/drain regions in the substrate with a channel region therebetween; a gate dielectric layer on the substrate over the channel region; a silicon gate electrode, having an upper surface and side surfaces, on the gate dielectric layer; a d

이 특허에 인용된 특허 (12)

  1. Agnello Paul David (Wappingers Falls NY), CMOS gate stack.
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  2. Teong Su Ping,SGX, Integrated circuit having formed therein low contact leakage and low contact resistance integrated circuit device electrode.
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  3. Blair Christopher S. ; Saadat Irfan A., Low contact resistance and low junction leakage metal interconnect contact structure.
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  4. Joshi Rajiv V. (Yorktown Heights NY) Oh Choon-Sik (Seoul KRX) Moy Dan (Behtel CT), Method for a two step selective deposition of refractory metals utilizing SiH4 reduction and H2.
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  5. Park Sang Hoon,KRX, Method for fabricating MOSFET having cobalt silicide film.
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  6. Brodsky Stephen Bruce ; Conti Richard Anthony ; Subbanna Seshadri, Method for selective deposition of refractory metal and device formed thereby.
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  7. Sigg Hans J. (Sunnyvale CA) Lai Ching W. S. (San Jose CA) Rosvold Warren C. (Sunnyvale CA), Refractory metal contacts for IGFETS.
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  8. Berti Antonio C. (Marlborough MA) Baranowski Stephen P. (Marlborough MA), Self-aligned cobalt silicide on MOS integrated circuits.
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  9. Shimada Hiroyuki,JPX, Semiconductor device containing local interconnection and method of manufacturing the same.
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  10. Sekiguchi Mitsuru,JPX ; Yamanaka Michinari,JPX, Semiconductor device having improved lamination-structure reliability for buried layers, silicide films and metal films, and a method for forming the same.
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  11. Nistler John L., Silicon implantation into selective areas of a refractory metal to reduce consumption of silicon-based junctions during salicide formation.
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  12. Chu Wei-Kan (La Grangeville NY) Howard James K. (Fishkill NY) White James F. (Newburgh NY), Thin film structures and method for fabricating same.
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이 특허를 인용한 특허 (14)

  1. Weidman, Timothy W.; Wijekoon, Kapila P.; Zhu, Zhize; Gelatos, Avgerinos V. (Jerry); Khandelwal, Amit; Shanmugasundram, Arulkumar; Yang, Michael X.; Mei, Fang; Moghadam, Farhad K., Contact metallization scheme using a barrier layer over a silicide layer.
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  2. Adkisson, James W.; Bracchitta, John A.; Ellis-Monaghan, John J.; Lasky, Jerome B.; Leobandung, Effendi; Peterson, Kirk D.; Rankin, Jed H., Double planar gated SOI MOSFET structure.
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  3. Ke, Chung-Hu; Ko, Chih-Hsin; Chen, Hung-Wei; Lee, Wen-Chin, Dual metal silicides for lowering contact resistance.
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  4. Stewart, Michael P.; Weidman, Timothy W.; Shanmugasundram, Arulkumar; Eaglesham, David J., Electroless deposition process on a silicon contact.
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  5. Stewart, Michael P.; Weidman, Timothy W.; Shanmugasundram, Arulkumar; Eaglesham, David J., Electroless deposition process on a silicon contact.
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  6. Elkins, Patricia C.; Moore, John T.; Klein, Rita J., Electroless plating of metal caps for chalcogenide-based memory devices.
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  7. Elkins,Patricia C.; Moore,John T.; Klein,Rita J., Electroless plating of metal caps for chalcogenide-based memory devices.
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  8. Greene, Brian J.; Hsu, Louis Lu-Chen; Mandelman, Jack Allan; Sung, Chun-Yung, Method and structure to reduce contact resistance on thin silicon-on-insulator device.
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  9. Greene, Brian J.; Hsu, Louis Lu-Chen; Mandelman, Jack Allan; Sung, Chun-Yung, Method and structure to reduce contact resistance on thin silicon-on-insulator device.
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  10. Utomo, Henry K.; Jain, Sameer Hemchand; Ramachandran, Ravikumar; Tran, Cung D., Planar silicide semiconductor structure.
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  11. Huang,Yi Chun; Shieh,Jyu Horng; Hsu,Ju Wang, Resistance-reduced semiconductor device and methods for fabricating the same.
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  12. Shih,Chien Hsueh; Chou,Shih Wei; Su,Hung Wen; Tsai,Minghsing, Silicide structure for ultra-shallow junction for MOS devices.
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  13. Chidambarrao, Dureseti; Radens, Carl, Structure and method for MOSFET with reduced extension resistance.
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  14. Utomo, Henry K.; Kwon, Unoh; Levedakis, Dimitri Anastassios; Ramachandran, Ravikumar; Sardesai, Viraj Yashawant; Venigalla, Rajasekhar, Structure and method for replacement metal gate field effect transistors.
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