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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0400029 (1999-09-21) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 55 인용 특허 : 8 |
An integrated circuit comprises an array of standard cell logic having spare gate logic dispersed therein. The spare gate logic is connectable to the standard cell logic through upper level conductors. This allows the design of an integrated circuit to be changed by changing the pattern of the upper
1. An integrated circuit comprising an array of standard cells having spare gates interspersed therein, wherein the spare gates are connectable to at least some of the standard cells in the array through at least one set of vias in a fixed array of spare gate vias that elevate fixed lower level spar
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