$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

Underlayer liner for copper damascene in low k dielectric 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/302
출원번호 US-0431150 (1999-11-01)
발명자 / 주소
  • Jih-Churng Twu TW
  • Ying-Ho Chen TW
  • Tsu Shih TW
  • Syun-Ming Jang TW
출원인 / 주소
  • Taiwan Semiconductor Manufacturing Company TW
대리인 / 주소
    George O. Saile
인용정보 피인용 횟수 : 4  인용 특허 : 10

초록

A process for reducing dishing in damascene structures formed in low k organic dielectrics is described. A key feature is the insertion of a liner layer between the low k dielectric layer and the etch stop layer. The only requirement for the liner material is that it should have different etching ch

대표청구항

1. A process for working a layer of a soft material, comprising:providing a substrate and depositing thereon an etch stop layer; on said etch stop layer, depositing a liner layer of a material having different chemical mechanical etching characteristics from said etch stop layer; depositing a layer

이 특허에 인용된 특허 (10)

  1. Stamper Anthony K. ; McGahay Vincent J., Damascene etchback for low .epsilon. dielectric.
  2. Cronin John Edward, Integrated circuit chip wiring structure with crossover capability and method of manufacturing the same.
  3. Nguyen Tue ; Hsu Sheng Teng, Low resistance contact between integrated circuit metal levels and method for same.
  4. Boeck Bruce Allen ; Wetzel Jeff Thomas ; Sparks Terry Grant, Method for manufacturing a low dielectric constant inter-level integrated circuit structure.
  5. Wu Kun-Lin,TWX ; Lu Horng-Bor,TWX, Method for preventing poisoned vias and trenches.
  6. Yau Wai-Fan ; Cheung David ; Jeng Shin-Puu ; Liu Kuowei ; Yu Yung-Cheng, Method of depositing a low k dielectric with organo silane.
  7. Wang Chih-Jung,TWX ; Liu Lu-Min,TWX, Method of fabricating an unlanded via.
  8. Chen-Hua Yu TW; Weng Chang TW; Jih-Chung Twu TW; Tsu Shih TW, Method to eliminate dishing of copper interconnects by the use of a sacrificial oxide layer.
  9. Wang Fei ; Lyons Christopher F. ; Nguyen Khanh B. ; Bell Scott A. ; Levinson Harry J. ; Yang Chih Yuh, Method using a thin resist mask for dual damascene stop layer etch.
  10. Joshi Rajiv V. ; Cuomo Jerome J. ; Dalal Hormazdyar M. ; Hsu Louis L., Refractory metal capped low resistivity metal conductor lines and vias.

이 특허를 인용한 특허 (4)

  1. Hong,Duk Ho; Lee,Kyoung Woo; Naujok,Markus; Knoefler,Roman, Methods of forming integrated circuit devices having metal interconnect layers therein.
  2. Nguyen,Huong Thanh; Barnes,Michael Scott; Xia,Li Qun; Naik,Mehul, Selective etching of organosilicate films over silicon oxide stop etch layers.
  3. Nguyen,Huong Thanh; Barnes,Michael Scott; Xia,Li Qun; Naik,Mehul, Selective etching of organosilicate films over silicon oxide stop etch layers.
  4. Machkaoutsan, Vladimir; Song, Stanley Seungchul; Zhu, John Jianhong; Bao, Junjing; Xu, Jeffrey Junhao; Badaroglu, Mustafa; Nowak, Matthew Michael; Yeap, Choh Fei, Self-aligned metal cut and via for back-end-of-line (BEOL) processes for semiconductor integrated circuit (IC) fabrication, and related processes and devices.
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트

맨위로