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Semiconductor device having multi-layer copper line and method of forming the same

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
  • H01L-023/52
  • H01L-029/40
출원번호 US-0067342 (2002-02-07)
우선권정보 KR-0006812 (2001-02-12)
발명자 / 주소
  • Park, Ki-Chul
  • Choi, Seung-Man
출원인 / 주소
  • Samsung Electronics Co., Ltd.
대리인 / 주소
    Volentine Francos, PLLC
인용정보 피인용 횟수 : 13  인용 특허 : 7

초록

A semiconductor device includes a lower copper line formed on a substrate, an interlayer insulating layer formed on the lower copper line, and an upper copper line formed on the interlayer insulating layer. A copper via contact extends through the interlayer insulating layer for electrically connect

대표청구항

1. A semiconductor device comprising: a lower copper line formed on a substrate; an interlayer insulating layer formed on the lower copper line; an upper copper line formed on the interlayer insulating layer; a copper via contact formed within the interlayer insulating layer for electrically c

이 특허에 인용된 특허 (7)

  1. Mei Sheng Zhou SG; Sangki Hong SG; Simon Chooi SG, Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects.
  2. Bong-young Yoo KR; Dae-hong Ko KR; Nae-in Lee KR; Young-wook Park KR, Apparatus and manufacturing method for semiconductor device adopting NA interlayer contact structure.
  3. Harper James M. E. ; Geffken Robert M., Copper stud structure with refractory metal liner.
  4. Liu Chung-Shi,TWX, Method of preparing CU interconnect lines.
  5. Li Jianxun,SGX ; Chooi Simon,SGX ; Zhou Mei-Sheng,SGX, Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion.
  6. Hsing Edward Hsien-Sheng,TWX ; Hong Jen-Der,TWX, Multilevel interconnect structure for integrated circuits.
  7. Myers Alan M. (Hillsboro OR) Charvat Peter K. (Portland OR) Letson Thomas A. (Beaverton OR) Yang Shi-ning (Portland OR) Bai Peng (Aloha OR), Via hole profile and method of fabrication.

이 특허를 인용한 특허 (13)

  1. Tsai,Ming Huan; Chen,Fang Cheng; Chen,Chao Cheng; Jang,Syun Ming, Contact or via hole structure with enlarged bottom critical dimension.
  2. Farooq, Mukta G.; Griesemer, John A.; Lafontant, Gary; Petrarca, Kevin S.; Volant, Richard P., Enhanced capture pads for through semiconductor vias.
  3. Edelstein, Daniel C.; Fuller, Nicholas C.; Huang, Elbert E.; Nitta, Satyanarayana V.; Rath, David L., Interconnect structures with fully aligned vias.
  4. Edelstein, Daniel C.; Fuller, Nicholas C.; Huang, Elbert E.; Nitta, Satyanarayana V.; Rath, David L., Interconnect structures with fully aligned vias.
  5. Edelstein, Daniel C.; Fuller, Nicholas C.; Huang, Elbert E.; Nitta, Satyanarayana V.; Rath, David L., Interconnect structures with fully aligned vias.
  6. Oh, Jun hwan; Maeng, Dong cho; Kim, Soon ho, Method of fabricating a semiconductor device with a dopant region in a lower wire.
  7. Boyapati, Sri Ranga Sai; Zhang, Qinglei, Methods of forming substrate microvias with anchor structures.
  8. Boyapati, Sri Ranga Sai; Zhang, Qinglei, Methods of forming substrate microvias with anchor structures.
  9. Kawano, Shuichi; Tsunoda, Koichi, Printed wiring board and method for manufacturing the same.
  10. Oh,Jun hwan; Maeng,Dong cho; Kim,Soon ho, Semiconductor device with a dopant region in a lower wire.
  11. Mehta, Sanjay C.; Edelstein, Daniel C.; Fitzsimmons, John A.; Grunow, Stephan; Nye, III, Henry A.; Rath, David L., Structure and method of chemically formed anchored metallic vias.
  12. Zhang, Bei Chao; Low, Chun Hui; Lee, Hong Lim; Loong, Sang Yee; Guo, Qiang, Via electromigration improvement by changing the via bottom geometric profile.
  13. Zhang,Beichao; Low,Chun Hui; Lee,Hong Lim; Loong,Sang Yee; Guo,Qiang, Via electromigration improvement by changing the via bottom geometric profile.
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