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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0491033 (2000-01-25) |
우선권정보 | JP-0015947 (1999-01-25) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 38 인용 특허 : 7 |
A metal post used with a chip size package and barrier metal formed on the metal post are omitted. After a second opening where a wiring layer is exposed is made, a second seed layer is formed and a solder post 7 is formed with the seed layer as a plate electrode.
1. A method of manufacturing a semiconductor device comprising the steps of: providing a semiconductor wafer having a wiring layer made in contact with an electrode pad and consisting essentially of Cu extended on a chip surface, an insulating layer covering the chip surface containing the wiring
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