[특허]Electric connection structure for electronic power devices, and method of connection

STMicroelectronics S.r.l.

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Electric connection structure for electronic power devices, and method of connection

특허상세정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H01L-021/44
미국특허분류(USC)	257/678; 257/666; 257/676; 257/690; 257/692; 257/782; 257/784; 257/783; 438/123; 438/617; 438/118
출원번호	US-0850724 (2001-05-07)
우선권정보	EP-0830337 (2000-05-08)
발명자 / 주소	Lo Verde, Domenico Bruno, Giuseppe
출원인 / 주소	STMicroelectronics S.r.l.
대리인 / 주소	Jorgenson, Lisa K.Bennett, II, Harold H.Seed IP Law Group PLLC
인용정보	피인용 횟수 : 0 인용 특허 : 13

초록
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대표
청구항
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On a semiconductor material body housing an electronic device a peripheral region of semiconductor material and at least one pad are initially formed. The peripheral region is connected to a first terminal of the electronic device and extends on at least one peripheral portion of the semiconductor material body. The pad is insulated from the semiconductor material body and is electrically connected to a second terminal of the electronic device. The semiconductor material body is fixed to a support body formed by a blank belonging to a reel. The pad is connected by a wire to an electrode formed by the blank. Next, a connection region is formed on the peripheral region and surrounds, at least partially, the semiconductor material body and the support body. The connection region is advantageously obtained by galvanic growth. 0200, Hasegawa, 438/046; US-6091085, 20000700, Lester, 257/098; US-6121121, 20000900, Koide, 438/481; US-6177359, 20010100, Chen et al., 438/051; US-6240115, 20010500, Chen et al., 372/045; US-6252261, 20010600, Usui et al., 257/190; US-6261929, 20010700, Gehrke et al., 438/478; US-6335546, 20020100, Tsuda et al., 257/094; US-6348096, 20020200, Sunakawa et al., 117/088; US-6420198, 20020700, Kimura et al., 438/022; US-20020090816, 20020700, Ashby et al., 438/686; US-20020115267, 20020800, Tomiya et al., 438/478; US-20020117104, 20020800, Hata et al., 117/097 imada, Electronics and Communications in Japan, vol. 66-C, No. 6, 1983, pp. 95-105. "U-MOS Power FET", Daisuke Ueda, Hiromitsu, Takagi, Kazuyoshi Kitamura, Goryo Hagio and Masaru Nahara, National Technical Report, vol. 29, No. 2, Apr., 1983, pp. 143-150. "Optimization of Discrete High Power MOS Transistors", by Richard Austin Blanchard, Dec., 1981. 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Pelly et al., "Applying International Rectifier's HEXFET.RTM. Power MOSFETs", HEXFET Databook, Power MOSFET Application and Product Data (3d ed., International Rectifier), Appln. Note 930A, 1985, printed Sep. 1984, pp. A-11 to A-20. Pelly, "The Do's and Don'ts of Using Power HEXTFET.RTM.s", HEXFET Databook, Power MOSFET Application and Product Data (3d ed., International Rectifier), Appln. Note 936, 1985, printed Sep. 1984, pp. A-21 to A-26. Sun, "Physics and Technology of Power MOSFETS", Technical Report IDEZ696-1, Integrated Circs. Lab., Stanford Univ., Feb. 1982, pp. 100-106. Sun et al., "Modeling of the On-Resistance of LDMOS, VDMOS, and VMOS Power Transistors," IEEE Trans. Electron Devices, Feb. 1980, pp. 356-367. Ueda et al., "High Speed Power MOSFET, U-MOS Power Fet", National Technical Report, vol. 29, No. 2, Apr. 1983, pp. 1-16 for English version, vol. 29, No. 2, Apr. 1983, pp. 335-342 or 143-150 for Japanese version. Bulucea, "Avalanche Injection into the Oxide in Silicon Gate-Controlled Devices II. Experimental Results," Solid-State Electronics, vol. 18, 1975, pp. 381-391. Chang et al., "Self-aligned UMOSFET's With A Specific On-Resistance of 1 mΩ-cm2," IEEE Trans. Electron Devices, vol. ED-34, 1987, pp. 2329-2334. Lisiak et al., "Optimization of Nonplanar Power MOS Transistors," IEEE Trans. Electron Devices, Oct. 1978, pp. 1229-1234. Marcus et al., "The Oxidation of Shaped Silicon Surfaces," Journal Electrochemical Society: Solid-State Science and Technology, vol. 129, 1982, pp. 1278-1282. Sze, Semiconductor Devices, Physics and Technology (John Wiley & Sons), 1985, p. 401. Ueda et al., "A New Vertical Power MO

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