[특허]Channel coding with unequal error protection for multi-mode source coded information

Agere Systems Inc.

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Channel coding with unequal error protection for multi-mode source coded information

특허상세정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H03M-013/00 H03M-013/03 H04L-023/02
미국특허분류(USC)	714/755; 375/262; 714/790; 714/795
출원번호	US-0814505 (2001-03-22)
발명자 / 주소	Ramprashad, Sean Anthony Sundberg, Carl-Erik Wilhelm Taddei, Herve
출원인 / 주소	Agere Systems Inc.
대리인 / 주소	Ryan, Mason & Lewis, LLP
인용정보	피인용 횟수 : 20 인용 특허 : 3

초록
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대표
청구항
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Source-coded information from a multi-mode source encoder is channel coded for transmission in a communication system. A multi-mode channel encoder associates a different channel coding error protection profile with each of the modes of the multi-mode source encoder. The channel encoder determines a mode used by the multi-mode source encoder to source code a given frame or other designated portion of the information, and channel codes the source-coded portion of the information utilizing an error protection profile identified at least in part based on the determined mode. A multi-mode channel decoder is operative to hypothesize that a particular one of the modes of the multi-mode source encoder was used to source code the designated portion of the information. The channel decoder analyzes at least part of a set of corresponding channel-coded information using an error protection profile associated with the hypothesized mode of the multi-mode source encoder, in order to determine if the error protection profile and the hypothesized mode are appropriate for respective channel decoding and source decoding of the designated portion of the information. ring said predetermined expected value to said predetermined data value received by said second integrated circuit; and outputting an error flag from said second integrated circuit if said predetermined data value received by said second integrated circuit and said predetermined expected value do not match. 2. The method of claim 1 wherein said first cell comprises a first and a second shift register wherein outputs said first and second shift register are input to a multiplexer. 3. The method of claim 2 wherein a driver receives an output from said multiplexer, said driver controlling whether said output from said multiplexer is placed onto said interconnect. 4. The method of claim 1 wherein said second cell comprises a third and a fourth shift register wherein outputs said third and fourth shift register are input to a multiplexer. 5. The method of claim 4 wherein a driver receives an output from said multiplexer, said driver controlling whether said output from said multiplexer is placed onto said interconnect. 6. The method of claim 1 wherein said first cell comprises a plurality of registers for storing said predetermined data values, said plurality of registers in electrical communication with a multiplexer that selects which predetermined data value is placed onto said interconnect. 7. The method of claim 6 wherein said second cell comprises a plurality of registers for storing said predetermined expected values, said plurality of registers in electrical communication with a multiplexer that selects which predetermined expected value is compared to said predetermined data value. 8. The method of claim 1 wherein said steps are performed in seriatim. 9. The method of claim 1 wherein said interconnect comprises a trace of a printed circuit board and contacts having pins of said first and second integrated circuits installed thereon. 10. The method of claim 1 wherein said interconnect comprises multiple traces of a printed circuit board, vias between said traces, and contacts having pins of said first and said second integrated circuits installed thereon. 11. The method of claim 1 wherein said interconnect comprises at least one trace of a first printed circuit board, vias between said traces, electrically conductive connectors for interconnecting a second printed circuit board to said first printed circuit board, and contacts having pins of said first and said second integrated circuits installed thereon. 12. The method of claim 1, further comprising: transmitting said predetermined data value received by said second cell through said second pin on the second integrated circuit, the interconnect, said first pin on the first integrated circuit, to said first cell programmed into said first integrated circuit; on the first integrated circuit, comparing said predetermined data value received by said second cell to said predetermined data stored in said first cell; and outputting an error flag from said first integrated circuit if said predetermined data value received by said second integrated circuit and said predetermined expected value do not match. 13. An apparatus for testing electrical integrity of interconnect between a first integrated circuit and a second integrated circuit, said first integrated circuit comprising a first pin, said second integrated circuit comprising a second pin, said first pin and said second pin in electrical communication with each other through an interconnect, the apparatus comprising: a first cell in electrical communication with said first pin on said first integrated circuit, said first cell comprising a first pattern match circuit, said first cell storing a predetermined data value; a second cell in electrical communication with said second pin on said second integrated circuit, said second cell comprising a second pattern match circuit, said s econd cell storing a predetermined expected value; and said second pattern match circuit comparing said predetermined data value tr

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