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Liner with poor step coverage to improve contact resistance in W contacts 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/4763
출원번호 US-0965094 (2001-09-28)
발명자 / 주소
  • Iggulden, Roy C.
  • Shafer, Padraic
  • Robl, Werner
  • Wong, Kwong Hon
출원인 / 주소
  • Infineon Technologies AG, International Business Machines Corporation
대리인 / 주소
    Slater & Matsil, L.L.P.
인용정보 피인용 횟수 : 8  인용 특허 : 13

초록

A method of filling a damascene structure with liner and W characterized by improved resistance and resistance spread and adequate adhesion comprising: a given damascene structure coated by a liner which purposely provides poor step coverage into the afore mentioned structure, followed by a CVD W de

대표청구항

1. A method for fabricating a damascene structure comprising at least one conductive metal line formed in a top dielectric layer over a substrate, said damascene structure characterized by improved resistance and acceptable adhesion, said method comprising the steps of: providing a structure compr

이 특허에 인용된 특허 (13)

  1. Lou Chine-Gie,TWX ; Chen Hsueh-Chung,TWX, Dual damascene process using selective W CVD.
  2. Ameen Michael S. ; Hillman Joseph T. ; Webb Douglas A., Elimination of titanium nitride film deposition in tungsten plug technology using PE-CVD-TI and in-situ plasma nitridation.
  3. Huang Richard J. (Milpitas CA) Cheung Robin W. (Cupertino CA) Rakkhit Rajat (Milpitas CA) Lee Raymond T. (Sunnyvale CA), Landing pad technology doubled up as local interconnect and borderless contact for deep sub-half micrometer IC applicati.
  4. Huang Richard J. (Milpitas CA) Cheung Robin W. (Cupertino CA), Low cost solution to high aspect ratio contact/via adhesion layer application for deep sub-half micrometer back-end-of l.
  5. Nguyen Tue ; Hsu Sheng Teng, Low resistance contact between integrated circuit metal levels and method for same.
  6. Jain Ajay ; Lucas Kevin, Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC).
  7. Ho Vu Q. (Kanata CAX), Method of filling contact holes for semiconductor devices and contact structures made by that method.
  8. Yamamoto Hiroshi (Chiba JPX) Takeyasu Nobuyuki (Chiba JPX) Ohta Tomohiro (Urayasu JPX), Method of forming multilayered wiring structure in semiconductor device.
  9. Li Jianxun,SGX ; Chooi Simon,SGX ; Zhou Mei-Sheng,SGX, Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion.
  10. Lee Myoung-bum,KRX ; Lee Hyeon-deok,KRX, Methods for fabricating CVD TiN barrier layers for capacitor structures.
  11. Chittipeddi Sailesh ; Merchant Sailesh Mansinh, Silicon IC contacts using composite TiN barrier layer.
  12. Yu Chen-Hua Douglas (Hsin-Chu TWX), Step coverage enhancement process for sub half micron contact/via.
  13. Nogami Takeshi ; Dubin Valery M., Via with barrier layer for impeding diffusion of conductive material from via into insulator.

이 특허를 인용한 특허 (8)

  1. Chang, Che-Cheng; Lin, Chih-Han, Interconnection structure with sidewall dielectric protection layer.
  2. Nam, Ki Won, Method for forming storage node contact in semiconductor device using nitride-based hard mask.
  3. Kashimura, Takashi; Hu, Xiaolong; Nagamine, Sayako; Yoshida, Yusuke; Iuchi, Hiroaki; Nakada, Akira; Yoshizawa, Kazutaka, Non-volatile storage having oxide/nitride sidewall.
  4. Meldrim, Mark; Mcteer, Allen; Blosse, Alain P., Seed layer for reduced resistance tungsten film.
  5. Morgan, Paul A.; Sinha, Nishant, Selective metal deposition over dielectric layers.
  6. Morgan, Paul A; Sinha, Nishant, Selective metal deposition over dielectric layers.
  7. Morgan, Paul A; Sinha, Nishant, Selective metal deposition over dielectric layers.
  8. Chudzik, Michael P.; Jammy, Rajarao; Radens, Carl John; Settlemyer, Jr., Kenneth T.; Shafer, Padraic; Shepard, Jr., Joseph F., Semiconductor method and structure for simultaneously forming a trench capacitor dielectric and trench sidewall device dielectric.
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