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Semiconductor device and method for manufacturing the same 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
출원번호 US-0196430 (2002-07-17)
우선권정보 JP-0216172 (2001-07-17)
발명자 / 주소
  • Abiru, Takahisa
  • Hatano, Keisuke
출원인 / 주소
  • NEC Electronics Corporation
대리인 / 주소
    Young & Thompson
인용정보 피인용 횟수 : 20  인용 특허 : 8

초록

A connection via hole is formed in an inter layer insulation film that covers a copper pad. Copper is formed within the connection via hole to form a connection copper via metal. An aluminum pad having a barrier metal thereunder for preventing reaction between copper and aluminum is formed on the co

대표청구항

1. A semiconductor device comprising: a semiconductor substrate; an insulation film formed on said semiconductor substrate; copper interconnects embedded in a trench formed in said insulation film; a copper pad formed as a part of said copper interconnects; an inter layer insulation fi

이 특허에 인용된 특허 (8)

  1. Mei Sheng Zhou SG; Sangki Hong SG; Simon Chooi SG, Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects.
  2. Ngo Minh Van ; Pramanick Shekhar ; Nogami Takeshi, Copper interconnect with improved electromigration resistance.
  3. Uzoh Cyprian E., Copper wire-bonding pad.
  4. Stuart E. Greer, Method of forming copper interconnection utilizing aluminum capping film.
  5. Lap Chan ; Kuan Pei Yap MY; Kheng Chok Tee MY; Flora S. Ip SG; Wye Boon Loh MY, Passivation of copper interconnect surfaces with a passivating metal layer.
  6. Fujisawa, Kazunori; Awaya, Nobuyoshi, Semiconductor device and its production process.
  7. Norio Okada JP, Semiconductor device and method for manufacturing the same.
  8. Huang Yimin,TWX ; Yew Tri-Rung,TWX, Structure of metallization.

이 특허를 인용한 특허 (20)

  1. Clevenger, Lawrence A.; Wang, Wei; Yang, Chih-Chao, Copper interconnect structures.
  2. Borden,Peter G.; Li,Jiping; Genio,Edgar, Evaluation of openings in a dielectric layer.
  3. Li,Jiping; Borden,Peter G.; Genio,Edgar B., High throughput measurement of via defects in interconnects.
  4. Kameyama, Kojiro; Suzuki, Akira; Okayama, Yoshio, Manufacturing method of semiconductor device with a barrier layer and a metal layer.
  5. Sidhwa, Ardeshir J., Method and structure of a thick metal layer using multiple deposition chambers.
  6. Sidhwa, Ardeshir J., Method and structure of a thick metal layer using multiple deposition chambers.
  7. Pagani, Alberto, Method of filling probe indentations in contact pads.
  8. Pagani, Alberto, Probe pad with indentation.
  9. Ohto, Koichi; Usami, Tatsuya; Sasaki, Yoichi, Semiconductor device.
  10. Ota, Yukitoshi; Hirano, Hiroshige; Itou, Yutaka; Koike, Koji, Semiconductor device.
  11. Watanabe,Kenichi, Semiconductor device for preventing defective filling of interconnection and cracking of insulating film.
  12. Farooq, Mukta G.; Kinser, Emily R.; Melville, Ian D.; Semkow, Krystyna W., Semiconductor device having a copper plug.
  13. Farooq, Mukta G.; Kinser, Emily R.; Melville, Ian D.; Semkow, Krystyna Waleria, Semiconductor device having a copper plug.
  14. Farooq, Mukta G.; Kinser, Emily R.; Melville, Ian D.; Semkow, Krystyna Waleria, Semiconductor device having a copper plug.
  15. Werking, James; Feustel, Frank; Zistl, Christian; Huebler, Peter, Semiconductor device including a hybrid metallization layer stack for enhanced mechanical strength during and after packaging.
  16. Kameyama,Koujiro; Suzuki,Akira; Okayama,Yoshio, Semiconductor device with a barrier layer and a metal layer.
  17. Oda, Noriaki, Semiconductor device with bonding pad support structure.
  18. Oda,Noriaki, Semiconductor device with bonding pad support structure.
  19. Bae,Se Yeul, Semiconductor interconnection line and method of forming the same.
  20. Huang,Tai Chun; Yao,Chih Hsiang, Structure and method for reinforcing a bond pad on a chip.
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