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High aspect ratio fill method and resulting structure 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-029/40
출원번호 US-0376280 (2003-03-03)
발명자 / 주소
  • Sinha, Nishant
  • Morgan, Paul A.
출원인 / 주소
  • Micron Technology, Inc.
대리인 / 주소
    Dickstein Shapiro Morin & Oshinsky LLP
인용정보 피인용 횟수 : 7  인용 특허 : 12

초록

A method is described for filling of high aspect ratio contact vias provided over silicon containing areas. A via is formed in an insulating layer over the silicon containing area and a silicide forming material is deposited in the via. A silicide region is formed over the silicon containing area, t

대표청구항

1. A semiconductor contact structure comprising:an insulating layer provided over a semiconductor substrate;an opening in said insulating layer to an area containing silicon;an activated silicide layer formed at the bottom of said opening over said area containing silicon; andan electrolessly plated

이 특허에 인용된 특허 (12)

  1. Robinson Karl ; Taylor Ted, Copper electroless deposition on a titanium-containing surface.
  2. Ting Chiu H. (Saratoga CA) Paunovic Milan (Port Washington NY), Electroless deposition for IC fabrication.
  3. Feldman Leonard C. (Berkeley Heights NJ) Higashi Gregg S. (Basking Ridge NJ) Mak Cecilia Y. (Bedminster NJ) Miller Barry (Murray Hill NJ), Fabrication of electronic devices by electroless plating of copper onto a metal silicide.
  4. Pramanick Shekhar ; Xiang Qi ; Lin Ming-Ren, Low resistance salicide technology with reduced silicon consumption.
  5. Farrar Paul A. ; Givens John H., Method for enhanced filling of high aspect ratio dual damascene structures.
  6. Dubin Valery ; Ting Chiu, Method for fabricating copper-aluminum metallization.
  7. Givens John H. ; Elliott Richard L., Method for improved bottom and side wall coverage of high aspect ratio features.
  8. Honeycutt Jeffrey ; Sharan Sujit, Method of VLSI contact, trench, and via filling using a germanium underlayer with metallization.
  9. Valery Dubin, Methods for making interconnects and diffusion barriers in integrated circuits.
  10. Ting Chiu ; Dubin Valery, Plated copper interconnect structure.
  11. Georgiou George E. (Gillette NJ) Poli Gary N. (High Bridge NJ), Selective electroless plating of vias in VLSI devices.
  12. O'Brien Sean ; Prinslow Douglas A., Self-aligned silicide process.

이 특허를 인용한 특허 (7)

  1. Weidman, Timothy W.; Wijekoon, Kapila P.; Zhu, Zhize; Gelatos, Avgerinos V. (Jerry); Khandelwal, Amit; Shanmugasundram, Arulkumar; Yang, Michael X.; Mei, Fang; Moghadam, Farhad K., Contact metallization scheme using a barrier layer over a silicide layer.
  2. Stewart, Michael P.; Weidman, Timothy W.; Shanmugasundram, Arulkumar; Eaglesham, David J., Electroless deposition process on a silicon contact.
  3. Stewart, Michael P.; Weidman, Timothy W.; Shanmugasundram, Arulkumar; Eaglesham, David J., Electroless deposition process on a silicon contact.
  4. Lopatin,Sergey; Shanmugasundram,Arulkumar; Lubomirsky,Dmitry; Pancham,Ian A., Method for forming CoWRe alloys by electroless deposition.
  5. Lubomirsky, Dmitry; Weidman, Timothy W.; Shanmugasundram, Arulkumar; Kovarsky, Nicolay Y.; Wijekoon, Kapila, Process for electroless copper deposition.
  6. Weidman,Timothy W., Ruthenium containing layer deposition method.
  7. Lopatin,Sergey D.; Shanmugasundrum,Arulkumar; Shacham Diamand,Yosef, Silver under-layers for electroless cobalt alloys.
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