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Method to selectively cap interconnects with indium or tin bronzes and/or oxides thereof and the interconnect so capped 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/44
출원번호 US-0345288 (2003-01-16)
발명자 / 주소
  • Edelstein, Daniel C.
  • Kang, Sung Kwon
  • McGlashan-Powell, Maurice
  • O'Sullivan, Eugene J.
  • Walker, George F.
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Trepp, Esq. Robert M.
인용정보 피인용 횟수 : 8  인용 특허 : 12

초록

A method to selectively cap a cooper BEOL terminal pad with a Cu/Sn/Au alloy. The method includes providing one or more Cu BEOL terminal pads and coating the pads with a Sn coating followed by coating the Sn with a Au coating. The coated pads are then annealed to form the Cu/Sn/Au capping alloy.

대표청구항

1. A method to selectively cap the Cu terminal of a BEOL comprising:providing one or more Cu BEOL terminal pads;coating said pad with a layer of Sn by immersing in a selective immersion Sn plating bath;forming a coating of Au on said Sn layer; andannealing said Au and said Sn layers. 2. A method to

이 특허에 인용된 특허 (12)

  1. Bokisa George S. (North Olmsted OH) Willis William J. (North Royalton OH), Aqueous electroless plating solutions.
  2. Dodd John R. (Wilmington) Arduengo ; III Anthony J. (Wilmington) King Randal D. (Wilmington DE) Vitale Americus C. (West Chester PA), Complexing agent for displacement tin plating.
  3. Sricharoenchaikit Prasit (Millis) Calabrese Gary S. (North Andover) Gulla Michael (Millis MA), Controlled electroless plating.
  4. Senda Atsuo (Kyoto JPX) Morita Kazuhiro (Kyoto JPX) Takano Yoshihiko (Kyoto JPX), Electroless plating solution.
  5. Lynch Brian ; O'Brien Patrick, Interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating.
  6. Panayotis Constantinou Andricacos ; Cyril Cabral, Jr. ; Roy Carruthers ; Alfred Grill ; Katherine Lynn Saenger, Method and materials for through-mask electroplating and selective base removal.
  7. Carlos J. Sambucetti ; Daniel C. Edelstein ; John G. Gaudiello ; Judith M. Rubino ; George Walker, Method for preparing a conductive pad for electrical connection and conductive pad formed.
  8. Mallory ; Jr. Glenn O. (c/o Electroless Technologies 3860 Cloverdale Los Angeles CA 90008), Method for producing electroless polyalloys.
  9. Chen, Xiaomeng; Krishnan, Mahadevaiyer; Rubino, Judith M.; Sambucetti, Carlos J.; Seo, Soon-Cheon; Tornello, James A., Process to increase reliability CuBEOL structures.
  10. King Randal D. (Wilmington DE) Vitale Americus C. (West Chester PA), Stabilized spray displacement plating process.
  11. Holtzman Abraham M. (Bat Yam ILX) Relis Joseph (Ramat Gan ILX), Use of immersion tin and tin alloys as a bonding medium for multilayer circuits.
  12. Holtzman Abraham M. (Bat Yam ILX) Relis Joseph (Ramat Gan ILX), Use of immersion tin coating as etch resist.

이 특허를 인용한 특허 (8)

  1. Yakobson,Eric; Hurtubise,Richard; Witt,Christian; Chen,Qingyun, Capping of metal interconnects in integrated circuit electronic devices.
  2. Yakobson,Eric; Hurtubise,Richard; Witt,Christian; Chen,Qingyun, Capping of metal interconnects in integrated circuit electronic devices.
  3. Masago, Yasushi; Ozaki, Ryoichi; Sakamoto, Hiroshi; Sugishita, Yukio, Conductive material for a connecting part.
  4. Edelstein, Daniel C.; Nogami, Takeshi; Parks, Christopher; Tai, Tsong-Lin, Copper interconnect structure and its formation.
  5. Hess, Kevin J.; Lee, Chu-Chung, Localized alloying for improved bond reliability.
  6. Hess, Kevin J.; Lee, Chu-Chung, Localized alloying for improved bond reliability.
  7. Mathew, Varughese; Acosta, Eddie; Chatterjee, Ritwik; Garcia, Sam S., Micropad formation for a semiconductor.
  8. Yang, Chih Chao, Reduced leakage interconnect structure.
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