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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0921561 (2001-08-06) |
우선권정보 | JP-0092892 (2001-03-28) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 31 인용 특허 : 6 |
A delay circuit including a delay section having two or more predetermined delay stages is disclosed. Each predetermined delay stage adds a predetermined delay time to an input signal. The delay circuit also includes selecting switch sections. At least one of the selecting switch sections includes:
1. A delay circuit comprising:a delay section having two or more predetermined delay stages connected in series, each predetermined delay stage adds a predetermined delay time to a signal received by the predetermined delay stage; and two or more selecting switch sections, wherein an input terminal
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