최소 단어 이상 선택하여야 합니다.
최대 10 단어까지만 선택 가능합니다.
다음과 같은 기능을 한번의 로그인으로 사용 할 수 있습니다.
NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
---|---|
국제특허분류(IPC7판) |
|
출원번호 | US-0745059 (2003-12-22) |
발명자 / 주소 |
|
출원인 / 주소 |
|
대리인 / 주소 |
|
인용정보 | 피인용 횟수 : 74 인용 특허 : 7 |
A process flow to make an interconnect structure with one or more thick metal layers under Controlled Collapse Chip Connection (C4) bumps at a die or wafer level. The interconnect structure may be used in a backend interconnect of a microprocessor. The process flow may include forming an inter-layer
1. A method comprising:forming a first unitary metal layer over a first base layer metallization, the first base layer metallization contacting a top metal layer of an integrated circuit die; forming a first substantially planar dielectric layer over the first metal layer; forming vias in the first
※ AI-Helper는 부적절한 답변을 할 수 있습니다.