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Literal sharing method for fast sum-of-products logic 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-017/50
출원번호 US-0847965 (2004-05-18)
발명자 / 주소
  • Kaviani, Alireza S.
출원인 / 주소
  • Xilinx, Inc.
인용정보 피인용 횟수 : 2  인용 특허 : 14

초록

A method and apparatus for implementing fast sum-of-products logic in a field programmable gate array (FPGA) is disclosed. The method includes literal-sharing decomposition of the sum-of-products logic to reduce the number of configurable logic block (CLB) slices required to implement wide fan-in lo

대표청구항

1. A literal-sharing decomposition method for implementing a combinational logic function expressed in sum-of-products format having product terms, the method comprising:a. identifying a product term having a most number of literals;b. defining the identified product term as a product chain;c. selec

이 특허에 인용된 특허 (14)

  1. Bonadio Allan R. (562 Shoreline Hwy. Mill Valley CA 94941), Apparatus and method for interactively manipulating mathematical equations.
  2. Freeman ; deceased Ross H. (late of San Jose CA by Dennis Hersey ; executor), Configurable electrical circuit having configurable logic elements and configurable interconnects.
  3. Kaviani, Alireza S.; Mohan, Sundararajarao; Wittig, Ralph D.; Young, Steven P.; New, Bernard J., Configurable logic block for PLD with logic gate for combining output with another configurable logic block.
  4. Kenneth D. Chapman GB; Steven P. Young, Configurable logic block with AND gate for efficient multiplication in FPGAS.
  5. Wittig Ralph D. ; Mohan Sundararajarao ; Carberry Richard A., FPGA configurable logic block with multi-purpose logic/memory circuit.
  6. Chaudhary Kamal, FPGA having logic element carry chains capable of generating wide XOR functions.
  7. Koji Nasu JP; Kiyoshi Adachi JP, Load capacitance measuring circuit and output buffer adaptive to wide range of load capacitance.
  8. Goetting F. Erich (Cupertino CA) Trimberger Stephen M. (San Jose CA), Logic cell for field programmable gate array having optional internal feedback and optional cascade.
  9. Hsieh Hung-Cheng (583 Loch Lomond Ct. Sunnyvale CA 94087) Carter William S. (3024 Aspen Dr. Santa Clara CA 95051) Erickson Charles S. (3412 Atwater Ct. Fremont CA 94536) Cheung Edmond Y. (1302 Shelby, Logic structure and circuit for fast carry.
  10. New Bernard J. (Los Gatos CA), Logic structure and circuit for fast carry.
  11. Tobias David F., Logic system and method employing multiple configurable logic blocks and capable of implementing a state machine using a minimum amount of configurable logic.
  12. Chiang David (Saratoga CA) Lee Napoleon W. (Fremont CA) Ho Thomas Y. (Milpitas CA) Harrison David A. (Cupertino CA) Kucharewski ; Jr. Nicholas (Pleasanton CA) Seltzer Jeffrey H. (San Jose CA), Macrocell with product-term cascade and improved flip flop utilization.
  13. New, Bernard J.; Young, Steven P., Method and apparatus for incorporating a multiplier into an FPGA.
  14. Cliff Richard G. (Milpitas CA) Cope L. Todd (San Jose CA) McClintock Cameron R. (Mountain View CA) Leong William (San Francisco CA) Watson James A. (Santa Clara CA) Huang Joseph (San Jose CA) Ahanin , Programmable logic array integrated circuits.

이 특허를 인용한 특허 (2)

  1. Frederick, Michael T.; Somani, Arun K., Depth-optimal mapping of logic chains in reconfigurable fabrics.
  2. Drane, Theo Alan, Method of making apparatus for computing multiple sum of products.
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