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Electrical field alignment vernier 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/00
출원번호 US-0858636 (2004-06-01)
발명자 / 주소
  • Rumsey,Robert W.
출원인 / 주소
  • Micrel, Inc.
대리인 / 주소
    Patent Law Group LLP
인용정보 피인용 횟수 : 2  인용 특허 : 4

초록

A test structure pattern includes a first comb having a first set of tines, and a second comb having a second set of tines of the same width and spacing as the first set of tines. When the test structure pattern is stepped between fields on a wafer, the first comb and the second comb at least partia

대표청구항

What is claimed is: 1. A method for electrically determining field alignment, comprising: forming a plurality of test structures on a scribe line between a first field and a second field on a wafer; and detecting electrical continuity in at least one of the test structures, wherein electrical conti

이 특허에 인용된 특허 (4)

  1. Ban, Naoto; Namba, Masaaki; Hasebe, Akio; Wada, Yuji; Kohno, Ryuji; Seito, Akira; Motoyama, Yasuhiro, Fabrication method of semiconductor integrated circuit device and its testing apparatus.
  2. Robert Osann, Jr. ; Shafy Eltoukhy, Methods and apparatuses for binning partially completed integrated circuits based upon test results.
  3. Van Le Tung (Jenison MI) Spence F. Gregory (Holland MI) Wemple James N. (Holland MI), Process for the manufacture of (S)-3-amino-1-substituted-pyrrolidines.
  4. Young, Bradley Scott, Space efficient interconnect test multi-structure.

이 특허를 인용한 특허 (2)

  1. Piper, Daniel, Test structure and method for determining overlay accuracy in semiconductor devices using resistance measurement.
  2. Piper, Daniel, Test structure for determining overlay accuracy in semiconductor devices using resistance measurement.
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