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Marking queue for simultaneous execution of instructions in code block specified by conditional execution instruction

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-009/40
출원번호 US-0256410 (2002-09-27)
발명자 / 주소
  • Nguyen,Hung
  • Wichman,Shannon
출원인 / 주소
  • LSI Logic Corporation
대리인 / 주소
    Hitt Gaines, P.C.
인용정보 피인용 횟수 : 5  인용 특허 : 9

초록

A processor is disclosed including several features allowing the processor to simultaneously execute instructions of multiple conditional execution instruction groups. Each conditional execution instruction group includes a conditional execution instruction and a code block specified by the conditio

대표청구항

We claim: 1. A conditional execution marking queue associated with a grouping pipeline stage of a processor, comprising: a conditional execution instruction monitor, associated with a conditional execution instruction group having a conditional execution instruction and a corresponding code block o

이 특허에 인용된 특허 (9)

  1. Blaner Bartholomew (Newark Valley NY) Vassiliadis Stamatis (Vestal NY), Compounding preprocessor for cache for identifying multiple instructions which may be executed in parallel.
  2. Masahito Matsuo JP, Data processor.
  3. Naaseh Hosein ; Tobin Paul G., Debug system with hardware breakpoint trap.
  4. Agrawal Prathima ; Goldberg Aaron Jay ; Trotter John Andrew, Interrupt-based hardware support for profiling memory system performance.
  5. Ebcioglu Mahmut Kemal ; Groves Randall Dean, Method and apparatus for dynamic conversion of computer instructions.
  6. Suzuki Kazumasa,JPX ; Mohri Atsushi,JPX ; Yamada Akira,JPX ; Yoshida Toyohiko,JPX, Microprocessor for controlling the conditional execution of instructions.
  7. Natarajan Seshan ; Laurence R. Simar, Jr. ; Reid E. Tatge ; Alan L. Davis, Processor with conditional execution of every instruction.
  8. Sachs Howard G. (Belvedere CA) Arya Siamak (Palo Alto CA), Software scheduled superscalar computer architecture.
  9. Yeh Tse-Yu ; Sharangpani Harshvardhan ; Corwin Michael Paul ; Jamil Sujat, System for processing a cluster of instructions where the instructions are issued to the execution units having a priority order according to a template associated with the cluster of instructions.

이 특허를 인용한 특허 (5)

  1. Chen, Qin Yue; Liang, Qi; Lin, Hong Chang; Liu, Feng, Code optimization based on information of readably converted executed instruction groups represented in address file.
  2. Gschwind, Michael K.; Salapura, Valentina, Instruction group formation techniques for decode-time instruction optimization based on feedback.
  3. Hill, David P.; Wulfe, Benjamin S., Scalable and configurable execution pipeline of handlers having policy information for selectively acting on payload.
  4. Nguyen,Hung; Wichman,Shannon, Simultaneously assigning corresponding entry in multiple queues of multi-stage entries for storing condition attributes for validating simultaneously executed conditional execution instruction groups.
  5. Subramanian,Senthil K.; Nguyen,Hung T., System and method for evaluating and efficiently executing conditional instructions.
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