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연합인증

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Source triggered transaction blocking

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-013/00
출원번호 US-0680524 (2000-10-06)
발명자 / 주소
  • Rowlands,Joseph B.
  • Hayter,Mark D.
출원인 / 주소
  • Broadcom Corporation
대리인 / 주소
    Garlick Harrison &
인용정보 피인용 횟수 : 5  인용 특허 : 14

초록

A system may include at least a first agent and a second agent, and the first agent may be coupled to receive a block signal generated by the second agent. The block signal is indicative of whether or not the second agent is capable of participating in transactions. The first agent initiates or inhi

대표청구항

What is claimed is: 1. A system comprising: a first agent having a first circuit to generate a first signal, wherein said first signal is indicative, in a first state, that said first agent is available to participate in subsequent transactions with a plurality of other agents on a bus, and wherein

이 특허에 인용된 특허 (14)

  1. Cheung Gordon Kwok-Lung ; Alasti Ali, Apparatus and method for configurable use of groups of pads of a system on chip.
  2. Kerstein Denise, Apparatus and method for selectively outputting data using a MAC layer interface or a PCI bus interface.
  3. Chen Jawji, Arbitration method and circuit to increase access without increasing latency.
  4. Trieu Tuong ; Lent David D. ; Bogin Zohar ; Gadagkar Ashish, Avoiding livelock when performing a long stream of transactions.
  5. Cho, James Y.; Rowlands, Joseph B., Bus sampling on one edge of a clock signal and driving on another edge.
  6. Huang Paul,TWX ; Tseng Huan-Pin,TWX ; Wang Yao-Tzung,TWX ; Chang Tai-Chung,TWX ; Fan Kuo-Yen,TWX, Fair data bus arbitration system which assigns adjustable priority values to competing sources.
  7. Bell Peter,GBX ; Massingham John,GBX ; Darnes Alex,GBX, Memory arbitration scheme with circular sequence register.
  8. Bell D. Michael ; Gonzales Mark A. ; Meredith Susan S., Method and apparatus for maintaining transaction ordering and arbitrating in a bus bridge.
  9. Dilip, Venkatachari; Jawahar, Janardhanan; Vaidyanthan, Murali, Method and apparatus for processing real-time transactions and non-real-time transactions.
  10. Porterfield A. Kent, Method and system for avoiding live lock conditions on a computer bus by insuring that the first retired bus master is the first to resubmit its retried transaction.
  11. Winter Stephen J. ; Stephenson Jack E., Performance enhancing memory interleaver for data frame processing.
  12. McAllister, Curtis R.; Douglas, Robert C., Self-organizing hardware processing entities that cooperate to execute requests.
  13. Chin Kenneth T. ; Collins Michael J. ; Larson John E. ; Lester Robert A., System and method for maintaining ownership of a processor bus while sending a programmed number of snoop cycles to the processor cache.
  14. Richard A. Kelley ; Danny Marvin Neal ; Steven Mark Thurber ; Adalberto Guillermo Yanes, System for executing a current information transfer request even when current information transfer request exceeds current available capacity of a transit buffer.

이 특허를 인용한 특허 (5)

  1. Millet, Timothy J.; Kanchana, Muditha; Desai, Shailendra S., Coherence switch for I/O traffic.
  2. Walton,John K.; Baxter, III,William F.; Chilton,Kendell A.; Castel,Daniel; Bermingham,Michael; Guyer,James M., Data system having a virtual queue.
  3. Subramanian, Sridhar P.; Keller, James B.; Wadhawan, Ruchi; Yiu, George Kong; Gunna, Ramesh, Non-blocking address switch with shallow per agent queues.
  4. Subramanian, Sridhar P.; Keller, James B.; Wadhawan, Ruchi; Yiu, George Kong; Gunna, Ramesh, Non-blocking address switch with shallow per agent queues.
  5. Subramanian,Sridhar P.; Keller,James B.; Wadhawan,Ruchi; Yiu,George Kong; Gunna,Ramesh, Non-blocking address switch with shallow per agent queues.
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