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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0861585 (2004-06-04) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 5 인용 특허 : 20 |
A method for reducing the amount of logic needed to perform logic operations in non-reprogrammable logic devices based on preexisting circuit designs is provided. The logic optimization method reduces die size and power consumption while increasing the performance of the logic device.
What is claimed is: 1. A method for reducing the number of gates of a logic block that performs a first logic function in a non-reprogrammable logic device, the logic block being functionally equivalent to a second logic function, the method comprising: shifting at least one of the inputs of the fi
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