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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0020753 (2004-12-23) |
발명자 / 주소 |
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출원인 / 주소 |
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인용정보 | 피인용 횟수 : 9 인용 특허 : 72 |
A method for fabricating a vertical integrated circuit is disclosed. Integrated circuits are fabricated on a substrate with layers of predetermined weak and strong bond regions where deconstructed layers of integrated circuits are fabricated at or on the weak bond regions. The layers are then peeled
What is claimed is: 1. A vertical integrated circuit comprising: a bulk substrate on a wafer; a first selectively bonded semiconductor layer vertically supported on said substrate, said bonded semiconductor layer containing weak bond regions and strong bond regions; a second selectively bonded semi
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