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Bus arbitration apparatus and bus arbitration method 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-013/36
  • G06F-013/368
  • G06F-013/37
출원번호 US-0113970 (2005-04-26)
우선권정보 JP-2004-131860(2004-04-27)
발명자 / 주소
  • Hayashi,Atsushi
  • Shiraga,Mitsuaki
  • Yamanaka,Katsuhiko
출원인 / 주소
  • Sony Corporation
대리인 / 주소
    Rader Fishman &
인용정보 피인용 횟수 : 17  인용 특허 : 4

초록

The present invention is to provide a bus arbitration apparatus and a bus arbitration method not reducing data transfer capability as a whole and preventing a loss of transferred data. It performs the arbitration with priority in response to properties of bus masters. It sequentially arbitrates a fi

대표청구항

What is claimed is: 1. A bus arbitration apparatus arbitrating data transfer requests for a bus from a plurality of bus masters, comprising: a first arbitration unit for arbitrating data transfer requests of a plurality of first bus masters, among the plurality of the bus masters, which request an

이 특허에 인용된 특허 (4)

  1. Malmquist Carl A. (Vestal NY) Wilson John D. (Matthews NC), Arbitration apparatus for determining priority of access to a shared bus on a rotating priority basis.
  2. Kato, Tetsuya, Bus arbiter and bus access arbitrating method.
  3. Watanabe Yoshikazu (Tokyo JPX), Bus arbitration system.
  4. Nadir James (Sunnyvale CA), System bus arbitration, circuitry and methodology.

이 특허를 인용한 특허 (17)

  1. Retter, Eric E.; Meaney, Patrick J.; Papazova, Vesselina K.; Gilda, Glenn D.; Hodges, Mark R., Address mapping including generic bits for universal addressing independent of memory type.
  2. Davis, Almir, Data packet arbitration system.
  3. Van Huben, Gary A.; Meaney, Patrick J.; Dodson, John S.; Rider, Scot H.; Gregerson, James C.; Retter, Eric E.; Baysah, Irving G.; Gilda, Glenn D.; Curley, Lawrence D.; Papazova, Vesselina K., Dual asynchronous and synchronous memory system.
  4. Van Huben, Gary A.; Meaney, Patrick J.; Dodson, John S.; Rider, Scot H.; Gregerson, James C.; Retter, Eric E.; Baysah, Irving G.; Gilda, Glenn D.; Curley, Lawrence D.; Papazova, Vesselina K., Dual asynchronous and synchronous memory system.
  5. Gilda, Glenn D.; Hodges, Mark R.; Papazova, Vesselina K.; Meaney, Patrick J., Early data delivery prior to error detection completion.
  6. Gilda, Glenn D.; Hodges, Mark R.; Papazova, Vesselina K.; Meaney, Patrick J., Early data delivery prior to error detection completion.
  7. Hodges, Mark R.; Papazova, Vesselina K.; Meaney, Patrick J., First-in-first-out queue-based command spreading.
  8. Miura, Seiji, Information processor system.
  9. Kubo, Keijirou; Ohtsuka, Jun, Processor access control device.
  10. Okada, Masaki, Processor and control method for processor.
  11. Lai, Siaw Kang, Providing a fine-grained arbitration system.
  12. Lai, Siaw Kang, Providing a fine-grained arbitration system.
  13. Gilda, Glenn D.; Meaney, Patrick J.; Papazova, Vesselina K.; Dodson, John S., Reestablishing synchronization in a memory system.
  14. Yun, Jae-Geun; Shim, Sung-Hoon; Cheong, Bub-Chul, Register slicing circuit and system on chip including the same.
  15. Hodges, Mark R.; Baysah, Irving G.; Dodson, John S.; Meaney, Patrick J.; Gilda, Glenn D., Replay suspension in a memory system.
  16. Meaney, Patrick J.; Gilda, Glenn D.; Retter, Eric E.; Dodson, John S.; Van Huben, Gary A.; Michael, Brad W.; Powell, Stephen J., Synchronization and order detection in a memory system.
  17. Gilda, Glenn D.; Hodges, Mark R.; Papazova, Vesselina K.; Retter, Eric E., Tagging in memory control unit (MCU).
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