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IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03K-019/177
출원번호 US-0683944 (2003-10-10)
발명자 / 주소
  • Young,Steven P.
출원인 / 주소
  • Xilinx, Inc.
인용정보 피인용 횟수 : 26  인용 특허 : 14

초록

초록이 없습니다.

대표청구항

대표청구항이 없습니다.

이 특허에 인용된 특허 (14)

  1. Bernard J. New ; Ralph D. Wittig ; Sundararajarao Mohan, Configurable logic element with expander structures.
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  2. Ralph D. Wittig ; Sundararajarao Mohan ; Bernard J. New, Configurable lookup table for programmable logic devices.
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  3. Langhammer, Martin; Starr, Gregory; Hwang, Chiao Kai, Devices and methods with programmable logic and digital signal processing regions.
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  4. Young Steven P. ; Chaudhary Kamal ; Bauer Trevor J., FPGA repeatable interconnect structure with hierarchical interconnect lines.
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  5. John A. Canaris, Hierarchical location constraints for programmable layouts.
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  6. Seefeldt David F. (Palm Bay FL) Iacoponi Michael J. (Indian Harbor Beach FL) Vail ; Jr. David K. (Palm Bay FL), Hierarchical variable die size gate array architecture.
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  7. Percey Andrew K. ; Bauer Trevor J. ; Young Steven P., Input/output interconnect circuit for FPGAs.
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  8. Shimizu Atsushi (Ome JPX) Isomura Satoru (Ome MA JPX) Yamada Takeo (Boston MA) Kobayashi Tohru (Iruma JPX) Fujimura Yoshuhiro (Ome JPX) Ito Yuko (Ome JPX), Integrated circuit having alternate rows of logic cells and I/O cells.
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  9. Schultz David P. ; Young Steven P. ; Hung Lawrence C., Method and structure for reading, modifying and writing selected configuration memory cells of an FPGA.
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  10. Pasch Nicholas F., Method of fabricating a linearly continuous integrated circuit gate array.
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  11. Giannella Piccolo G. (Saratoga CA), Programmable die size continuous array.
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  12. Mahoney John E. (San Jose CA), Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-c.
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  13. Bilski, Goran; Wittig, Ralph D.; Wong, Jennifer; Squires, David B., Structures and methods providing columns of tightly coupled processor and RAM blocks within an array of logic blocks.
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  14. Duong Khue, Tile-based modular routing resources for high density programmable logic device.
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이 특허를 인용한 특허 (26)

  1. Sasaki,Paul T.; Bergendahl,Jason R., Bimodal source synchronous interface.
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  2. Cory, Warren E.; Schultz, David P.; Young, Steven P., Error checking parity and syndrome of a block of data with relocated parity bits.
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  3. Cory, Warren E.; Schultz, David P.; Young, Steven P., Error checking parity and syndrome of a block of data with relocated parity bits.
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  4. Cory,Warren E.; Schultz,David P.; Young,Steven P., Error checking parity and syndrome of a block of data with relocated parity bits.
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  5. Schultz,David P., Error correction for multiple word read.
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  6. Camarota, Rafael C., Flexible sized die for use in multi-die integrated circuit.
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  7. Fan, Yuezhen; Thorne, Eric J.; Li, Xiao-Yu; O'Rourke, Glenn; Trimberger, Stephen M., Increased usable programmable device dice.
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  8. James Roxby, Philip B.; Downs, Daniel J., Integrated circuit having a routing element selectively operable to function as an antenna.
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  9. Vadi, Vasisht Mantra; Young, Steven P.; Ghia, Atul V.; Bekele, Adebabay M.; Menon, Suresh M., Integrated circuit having embedded differential clock tree.
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  10. Hao,Eunice Y. D.; Ngai,Tony K.; Wong,Jennifer; Ching,Alvin Y., Method and apparatus for configuring the operating speed of a programmable logic device through a self-timed reference circuit.
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  11. Roberts, Mark B.; Roberts, Scott K., Method and system for generating implementation files from a high level specification.
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  12. Roberts, Mark B.; Roberts, Scott K., Method and system for generating multiple implementation views of an IC design.
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  13. Parry, Stuart; Stansfield, Anthony, Method of configuring embedded application-specific functional blocks.
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  14. Bauer, Trevor J.; Lindholm, Jeffrey V.; Goetting, F. Erich; Talley, Bruce E.; Tanikella, Ramakrishna K.; Young, Steven P., Methods of implementing and modeling interconnect lines at optional boundaries in multi-product programmable IC dies.
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  15. Bauer,Trevor J.; Lindholm,Jeffrey V.; Goetting,F. Erich; Talley,Bruce E.; Tanikella,Ramakrishna K.; Young,Steven P., Methods of implementing and modeling interconnect lines at optional boundaries in multi-product programmable IC dies.
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  16. Goetting,F. Erich; Bauer,Trevor J.; McGuire,Patrick J.; Talley,Bruce E.; Wu,Paul Ying Fung; Young,Steven P., Methods of providing a family of related integrated circuits of different sizes.
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  17. Pang,Raymond C.; Bauer,Trevor J.; Goetting,F. Erich; Talley,Bruce E.; Young,Steven P., Methods of providing families of integrated circuits with similar dies partially disabled using product selection codes.
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  18. Camarota, Rafael C., Monolithic integrated circuit die having modular die regions stitched together.
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  19. Young,Steven P.; Bauer,Trevor J.; Goetting,F. Erich; Lamarche,P. Hugo; McGuire,Patrick J.; Oh,Kwansuhk; Pang,Raymond C.; Talley,Bruce E.; Wu,Paul Ying Fung, Multi-product die configurable as two or more programmable integrated circuits of different logic capacities.
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  20. Hisamura, Toshiyuki, Oversized interposer.
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  21. Camarota, Rafael C., Oversized interposer formed from a multi-pattern region mask.
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  22. Ebeling,Christopher D., Queuing and aligning data.
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  23. Bergendahl, Jason R.; Liu, Ping Chen; Sasaki, Paul T.; Menon, Suresh M.; Ghia, Atul V.; Young, Steven P.; Bauer, Trevor J., Regional signal-distribution network for an integrated circuit.
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  24. Bergendahl,Jason R.; Liu,Ping Chen; Sasaki,Paul T.; Menon,Suresh M.; Ghia,Atul V.; Young,Steven P.; Bauer,Trevor J., Regional signal-distribution network for an integrated circuit.
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  25. Hisamura, Toshiyuki, Single mask set used for interposer fabrication of multiple products.
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  26. Young,Steven P.; Bauer,Trevor J.; Goetting,F. Erich; Lamarche,P. Hugo; McGuire,Patrick J.; Oh,Kwansuhk; Pang,Raymond C.; Talley,Bruce E.; Wu,Paul Ying Fung, Yield-enhancing methods of providing a family of scaled integrated circuits.
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