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Method of manufacturing high performance copper inductors with bond pads 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01F-007/127
  • H01F-007/08
  • H01L-021/44
  • H01L-021/02
출원번호 US-0707896 (2004-01-22)
발명자 / 주소
  • Gambino,Jeffrey P.
  • Motsiff,William T.
  • Walton,Erick G.
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Scully, Scott, Murphy & Presser, P.C.
인용정보 피인용 횟수 : 14  인용 특허 : 6

초록

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대표청구항

대표청구항이 없습니다.

이 특허에 인용된 특허 (6)

  1. Lopatin Sergey D. ; Cheung Robin W., Apparatus and method of encapsulated copper (Cu) Interconnect formation.
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  2. Edelstein Daniel C. ; Dalton Timothy J. ; Gaudiello John G. ; Krishnan Mahadevaiyer ; Malhotra Sandra G. ; McGlashan-Powell Maurice ; O'Sullivan Eugene J. ; Sambucetti Carlos J., Dual etch stop/diffusion barrier for damascene interconnects.
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  3. Barth, Hans-Joachim; Felsner, Petra; Kaltalioglu, Erdem; Friese, Gerald, FBEOL process for Cu metallizations free from Al-wirebond pads.
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  4. Dow Stephen (Chandler AZ) Maass Eric C. (Scottsdale AZ) Marlin Bill (Phoenix AZ), Method of making an electronic device having an integrated inductor.
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  5. Ting Chiu H. (Saratoga CA), Process for fabricating sealed semiconductor chip using silicon nitride passivation film.
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  6. Dubin Valery M. (Cupertino CA) Schacham-Diamand Yosi (Ithaca NY) Zhao Bin (Irvine CA) Vasudev Prahalad K. (Austin TX) Ting Chiu H. (Saratoga CA), Use of cobalt tungsten phosphide as a barrier material for copper metallization.
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이 특허를 인용한 특허 (14)

  1. Daubenspeck, Timothy H.; Landers, William F.; Zupanski-Nielsen, Donna S., Method for fabricating last level copper-to-C4 connection with interfacial cap structure.
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  2. Lin, Yaojian; Cao, Haijing; Zhang, Qing, Method of forming an inductor on a semiconductor wafer.
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  3. Lin, Yaojian; Cao, Haijing; Zhang, Qing, Method of forming an inductor on a semiconductor wafer.
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  4. Daubenspeck, Timothy H.; Gambino, Jeffrey P.; Muzzy, Christopher D.; Sauter, Wolfgang, Method of forming an integrated crackstop.
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  5. Zhang, Xunyuan; Kim, Hoon; Park, Chanro, Methods of forming copper-based conductive structures on semiconductor devices.
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  6. Wang,Tsing Chow, Planar bond pad design and method of making the same.
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  7. Chinthakindi, Anil Kumar; Coolbaugh, Douglas Duane; Florkey, John Edward; Gambino, Jeffrey Peter; He, Zhong Xiang; Stamper, Anthony Kendall; Vaed, Kunal, Post last wiring level inductor using patterned plate process.
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  8. Chinthakindi, Anil Kumar; Coolbaugh, Douglas Duane; Florkey, John Edward; Gambino, Jeffrey Peter; He, Zhong-Xiang; Stamper, Anthony Kendall; Vaed, Kunal, Post last wiring level inductor using patterned plate process.
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  9. Chinthakindi, Anil Kumar; Coolbaugh, Douglas Duane; Florkey, John Edward; Gambino, Jeffrey Peter; He, Zhong-Xiang; Stamper, Anthony Kendall; Vaed, Kunal, Post last wiring level inductor using patterned plate process.
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  10. Chinthakindi, Anil Kumar; Coolbaugh, Douglas Duane; Florkey, John Edward; Gambino, Jeffrey Peter; He, Zhong-Xiang; Stamper, Anthony Kendall; Vaed, Kunal, Post last wiring level inductor using patterned plate process.
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  11. Chinthakindi, Anil Kumar; Coolbaugh, Douglas Duane; Florkey, John Edward; Gambino, Jeffrey Peter; He, Zhong-Xiang; Stamper, Anthony Kendall; Vaed, Kunal, Post last wiring level inductor using patterned plate process.
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  12. Kriz, Jakob; Urbansky, Norbert, Semiconductor structure and method for making same.
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  13. Dallmann, Gerald; Rosslau, Heike; Urbansky, Norbert; Wallace, Scott, Semiconductor structure having metal oxide or nirtride passivation layer on fill layer and method for making same.
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  14. Daubenspeck, Timothy H.; Gambino, Jeffrey P.; Muzzy, Christopher D.; Sauter, Wolfgang, Semiconductor structure with an interconnect level having a conductive pad and metallic structure such as a base of a crackstop.
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