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Deposition of diffusion barrier 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/44
  • H01L-021/02
출원번호 US-0683202 (2003-10-09)
발명자 / 주소
  • Ramanathan,Shriram
  • Kloster,Grant
  • Morrow,Patrick
  • RamachandraRao,Vijayakumar
  • List,Scott
출원인 / 주소
  • Intel Corporation
인용정보 피인용 횟수 : 1  인용 특허 : 11

초록

초록이 없습니다.

대표청구항

대표청구항이 없습니다.

이 특허에 인용된 특허 (11)

  1. Kellar, Scot A.; Kim, Sarah E.; List, R. Scott, Barrier structure against corrosion and contamination in three-dimensional (3-D) wafer-to-wafer vertical stack.
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  2. Ramachandrarao, Vijayakumar S.; Turkot, Jr., Robert B., Filling small dimension vias using supercritical carbon dioxide.
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  3. Kloster, Grant M.; Hearne, Sean J., Method for alloy-electroplating group IB metals with refractory metals for interconnections.
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  4. Kolics, Artur; Petrov, Nicolai; Ting, Chiu; Ivanov, Igor C., Method for electroless deposition of phosphorus-containing metal films onto copper with palladium-free activation.
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  5. Vladimir I. Vaganov, Methods for wafer to wafer bonding using microstructures.
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  6. Morrow, Patrick; List, R. Scott; Kim, Sarah E., Methods of forming backside connections on a wafer stack.
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  7. Matsui Kiyoshi,JPX ; Satoh Ryohei,JPX ; Kawai Michifumi,JPX ; Ohkubo Masashi,JPX ; Watanabe Yutaka,JPX ; Yamamoto Masakazu,JPX ; Imai Tsutomu,JPX ; Abe Shinji,JPX ; Hidaka Hiroyuki,JPX, Multilayer circuit substrate with circuit repairing function, and electronic circuit device.
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  8. Kim, Sarah E.; List, R. Scott; Kellar, Scot A., Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices.
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  9. Kloster, Grant M.; Goodner, Michael D.; Ramanathan, Shriram; Morrow, Patrick, Stacked device underfill and a method of fabrication.
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  10. Craig Stephen R., Structure for capturing express transient liquid phase during diffusion bonding of planar devices.
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  11. Hau-Riege, Stefan; Hau-Riege, Christine, Wafer-bonding using solder and method of making the same.
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이 특허를 인용한 특허 (1)

  1. Owa, Kouji, Semiconductor integrated circuit and method of designing semiconductor integrated circuit.
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