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Timing analysis for programmable logic 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-017/50
출원번호 US-0874996 (2004-06-23)
발명자 / 주소
  • Scott,Alasdair
  • Nixon,Gregor
출원인 / 주소
  • Altera Corporation
대리인 / 주소
    Fish & Neave IP Group of Ropes & Gray LLP
인용정보 피인용 횟수 : 5  인용 특허 : 22

초록

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대표청구항

대표청구항이 없습니다.

이 특허에 인용된 특허 (22)

  1. David A. Asson ; James B. MacArthur, Configurable memory design for masked programmable logic.
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  2. Huggins Alan H. ; Schmulian David E. ; MacPherson John ; Devanney William L., Designing integrated circuit gate arrays using programmable logic device bitstreams.
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  3. Tony Ngai ; Sergey Shumarayev ; Wei-Jen Huang ; Rakesh Patel ; Tin Lai, Embedded memory blocks for programmable logic.
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  4. New Bernard J., Field programmable gate array with distributed gate-array functionality.
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  5. New Bernard J., Field programmable gate array with mask programmable I/O drivers.
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  6. New Bernard J., Field programmable gate array with mask programmable I/O drivers.
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  7. Tavana Danesh ; Yee Wilson K. ; Trimberger Stephen M., Integrated circuit with field programmable and application specific logic areas.
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  8. Tavana Danesh ; Yee Wilson K. ; Trimberger Stephen M., Integrated circuit with field programmable and application specific logic areas.
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  9. Buch Kiran B. (Fremont CA) Law Edwin S. (Saratoga CA) Chu Jakong J. (Santa Clara CA), Mask-programmed integrated circuits having timing and logic compatibility to user-configured logic arrays.
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  10. Baxter Glenn A., Method and apparatus for converting a programmable logic device representation of a circuit into a second representation.
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  11. Glenn A. Baxter, Method for converting programmable logic devices into standard cell devices.
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  12. Lawman Gary R., Method for generating a secure macro element of a design for a programmable IC.
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  13. Baxter, Glenn A., Method for improving area in reduced programmable logic devices.
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  14. Vashi, Mehul; Buch, Kiran, Method for verifying timing in a hard-wired IC device modeled from an FPGA.
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  15. Park, Jonathan; Chen, Eugen; Saito, Richard; Wright, Adam; Ratchev, Evgueni, Method of creating a mask-programmed logic device from a pre-existing circuit design.
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  16. Sung Chiakang ; Huang Joseph ; Wang Bonnie I. ; Bielby Robert R. N., Phase-locked loop or delay-locked loop circuitry for programmable logic devices.
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  17. Agrawal Om P. (San Jose CA) Wright Michael J. (Menlo Park CA) Shen Ju (San Jose CA), Programmable gate array with improved interconnect structure.
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  18. Baxter, Glenn A., Programmable logic device structures in standard cell devices.
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  19. Mahoney John E. (San Jose CA), Structure and method for producing mask-programmed integrated circuits which are pin compatible substitutes for memory-c.
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  20. Lawrence Pileggi ; Majid Sarrafzadeh ; Gary K. Yeap ; Feroze Peshotan Taraporevala ; Tong Gao ; Douglas B. Boyle, System and method for concurrent placement of gates and associated wiring.
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  21. Frankle Jon A. (San Jose CA) Chene Mon-Ren (Cupertino CA), Timing driven method for laying out a user\s circuit onto a programmable integrated circuit device.
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  22. Ray, Partha P. Data; Grinchuk, Mikhail I.; Raspopovic, Pedja, Virtual tree-based netlist model and method of delay estimation for an integrated circuit design.
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이 특허를 인용한 특허 (5)

  1. Oh, Tae-Wook; Ryu, Soo-Jung; Kim, Yoon-Jin; Seo, Woong; Cho, Young-Chul; Park, Il-Hyun, Apparatus and method for simulating a reconfigurable processor.
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  2. Le, Jiayong; Taraporevala, Feroze P., Dual-box location aware and dual-bitmap voltage domain aware on-chip variation techniques.
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  3. Sharma, Harsh Dev; Lee, Po-chiang Albert; Srivastava, Rajeev; Kommoori, Srinivas R.; Bhushan, Bharat; Parui, Mithunjoy, Graphical user interface for prototyping early instance density.
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  4. Liu, Hung-Yi; Wang, Chung-Hsing; Chen, Chih-Chieh; Li, Jian-Yi, Method for dummy metal and dummy via insertion.
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  5. Liu, Hung-Yi; Wang, Chung-Hsing; Chen, Chih-Chieh; Li, Jian-Yi, Method for dummy metal and dummy via insertion.
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