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Method for designing wiring connecting section and semiconductor device 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-017/50
출원번호 US-0305224 (2005-12-19)
등록번호 US-7299443 (2007-11-20)
우선권정보 JP-2001-272228(2001-09-07)
발명자 / 주소
  • Kumagai,Kenji
출원인 / 주소
  • Fujitsu Limited
대리인 / 주소
    Westerman, Hattori, Daniels & Adrian, LLP.
인용정보 피인용 횟수 : 1  인용 특허 : 22

초록

First, an amount of a current flowing between a first wiring and a third wiring is estimated, and the number of stack vias required for connecting the first wiring and the third wiring is determined. Next, based on the number of stack vias, the number of virtual wirings for determining positions of

대표청구항

What is claimed is: 1. A method for designing a wiring connecting section of a first wiring and a second wiring formed in mutually different wiring layers above a semiconductor substrate, said method comprising: a stack via number determination step for determining the number of stack vias required

이 특허에 인용된 특허 (22)

  1. Lawrence Alfred Clevenger ; Ronald Gene Filippi ; Kenneth Parker Rodbell ; Roy Charles Iggulden ; Chao-Kun Hu ; Lynne Marie Gignac ; Stefan Weber DE; Jeffrey Peter Gambino ; Rainer Florian Sc, Aluminum-based metallization exhibiting reduced electromigration and method therefor.
  2. Cleeves, James M., Contact and via structure and method of fabrication.
  3. Filippi Ronald G. ; Lin Phillip C. ; Shaw Thomas M. ; Wachnik Richard A., Electromigration resistant power distribution network.
  4. Philippe Gayet FR, Integrated circuit and associated fabrication process.
  5. Cho, Chih-Chen; McKee, Jeffrey A.; McKee, William R.; Asano, Isamu; Tsu, Robert Y., Integrated circuit and method.
  6. Imai Ryuji,JPX ; Kanbe Rokuro,JPX, Integrated circuit package.
  7. Chung Henry Wei-Ming (Cupertino CA), Interconnect structures for integrated circuits.
  8. Lee, Tze Liang, Method for forming copper pad redistribution and device formed.
  9. Hartswick, Thomas J.; Masters, Mark E., Method of designing and structure for visual and electrical test of semiconductor devices.
  10. Chatterjee Pallab K. (Dallas TX), Method of fabricating an integrated circuit with metal interconnecting layers above and below active circuitry.
  11. Yin Huang ; Er-Xuan Ping, Microelectronic contacts.
  12. Kawakami Yoshiyuki,JPX, Multilayer routing method and structure for semiconductor integrated circuit.
  13. Kawai Michifumi,JPX ; Satoh Ryohei,JPX ; Yamada Osamu,JPX ; Matsuda Eiji,JPX ; Ishino Masakazu,JPX ; Inoue Takashi,JPX ; Sotokawa Hideo,JPX ; Kyoui Masayuki,JPX, Multilayer substrates methods for manufacturing multilayer substrates and electronic devices.
  14. Dureseti Chidambarrao ; Ronald G. Filippi ; Robert Rosenberg ; Thomas M. Shaw ; Timothy D. Sullivan ; Richard A. Wachnik, Process for producing metal interconnections and product produced thereby.
  15. Nakamura Makiko,JPX, Semiconductor device.
  16. Akagawa, Masatoshi, Semiconductor device and manufacturing method therefor.
  17. Jeffrey A. Shields ; Bharath Rangarajan, Spacer narrowed, dual width contact for charge gain reduction.
  18. Cronin, John E.; Luther, Barbara J., Stacked via in copper/polyimide BEOL.
  19. Layman Timothy P., System and method to provide power to a sea of gates standard cell block from an overhead bump grid.
  20. Pasch Nicholas F. (Pacifica CA) Patrick Roger (Santa Clara CA), Techniques for via formation and filling.
  21. Moslehi Mehrdad M., Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics.
  22. Ohsaki, Akihiko; Fujisawa, Masahiko; Morimoto, Noboru, Wiring structure for an integrated circuit.

이 특허를 인용한 특허 (1)

  1. Kim, Myoung-Soo, Semiconductor device, display driver integrated circuit including the device, and display device including the device.
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