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Methods of vertically stacking wafers using porous silicon 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/30
  • H01L-021/02
  • H01L-021/46
출원번호 US-0025131 (2004-12-29)
등록번호 US-7378331 (2008-05-27)
발명자 / 주소
  • Shaheen,Mohamad
  • Tolchinsky,Peter G.
  • Yablok,Irwin
  • List,Scott R.
출원인 / 주소
  • Intel Corporation
대리인 / 주소
    Buckley, Maschoff & Talwalkar LLC
인용정보 피인용 횟수 : 2  인용 특허 : 6

초록

A method and article to provide a three-dimensional (3-D) IC wafer process flow. In some embodiments, the method and article include bonding a device layer of a multilayer wafer to a device layer of another multilayer wafer to form a bonded pair of device layers, each of the multilayer wafers includ

대표청구항

What is claimed is: 1. A method comprising: bonding a multilayer wafer including a device layer to another multilayer wafer including a device layer, face-to-face, to form a bonded pair of device layers, each of the multilayer wafers including a layer of silicon on a layer of porous silicon on a si

이 특허에 인용된 특허 (6)

  1. Ohno Yasuo,JPX, Method for forming a field-effect transistor having difference in capacitance between source and drain with respect to.
  2. Sato Nobuhiko,JPX ; Yonehara Takao,JPX ; Sakaguchi Kiyofumi,JPX, Method for producing semiconductor substrate.
  3. Tolchinsky,Peter; Yablok,Irwin; Hu,Chuan; Emery,Richard D., Methods and apparatuses for manufacturing ultra thin device layers for integrated circuit devices.
  4. Araki, Yasushi, Multilayer interconnect board and multilayer semiconductor device.
  5. Saito Yutaka,JPX, Semiconductor device having a semiconductor film of low oxygen concentration.
  6. Hadley, Mark A.; Chiang, Ann; Craig, Gordon S. W.; Jacobsen, Jeffrey Jay; Smith, John Stephen; Tu, Jay; Stewart, Roger Green, Web fabrication of devices.

이 특허를 인용한 특허 (2)

  1. Luo, Zhijiong, Vertically integrated wafers with thermal dissipation.
  2. Luo, Zhijiong, Vertically integrated wafers with thermal dissipation.
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