$\require{mediawiki-texvc}$

연합인증

연합인증 가입 기관의 연구자들은 소속기관의 인증정보(ID와 암호)를 이용해 다른 대학, 연구기관, 서비스 공급자의 다양한 온라인 자원과 연구 데이터를 이용할 수 있습니다.

이는 여행자가 자국에서 발행 받은 여권으로 세계 각국을 자유롭게 여행할 수 있는 것과 같습니다.

연합인증으로 이용이 가능한 서비스는 NTIS, DataON, Edison, Kafe, Webinar 등이 있습니다.

한번의 인증절차만으로 연합인증 가입 서비스에 추가 로그인 없이 이용이 가능합니다.

다만, 연합인증을 위해서는 최초 1회만 인증 절차가 필요합니다. (회원이 아닐 경우 회원 가입이 필요합니다.)

연합인증 절차는 다음과 같습니다.

최초이용시에는
ScienceON에 로그인 → 연합인증 서비스 접속 → 로그인 (본인 확인 또는 회원가입) → 서비스 이용

그 이후에는
ScienceON 로그인 → 연합인증 서비스 접속 → 서비스 이용

연합인증을 활용하시면 KISTI가 제공하는 다양한 서비스를 편리하게 이용하실 수 있습니다.

Dynamic object-level code transaction for improved performance of a computer

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-009/30
  • G06F-009/45
출원번호 US-0452955 (1999-12-02)
등록번호 US-7418580 (2008-08-26)
발명자 / 주소
  • Campbell,John E.
  • Devine,William T.
  • Ventrone,Sebastian T.
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Connolly Bove Lodge & Hutz LLP
인용정보 피인용 횟수 : 12  인용 특허 : 11

초록

A system and method for improving the efficiency of an object-level instruction stream in a computer processor. Translation logic for generating translated instructions from an object-level instruction stream in a RISC-architected computer processor, and an execution unit which executes the translat

대표청구항

What is claimed is: 1. A computer processor comprising: a bus which transfers object-level instructions having a first format from a memory to an instruction cache in said processor for execution in multiple execution units; translation logic which generates translated instructions having a second

이 특허에 인용된 특허 (11)

  1. Blomgren James S. (San Jose CA), Dual-architecture super-scalar pipeline.
  2. Hilgendorf Rolf,DEX ; Schwermer Hartmut,DEX ; Soell Werner,DEX, Dynamic conversion between different instruction codes by recombination of instruction elements.
  3. Killian Earl A. ; Gonzalez Ricardo E. ; Dixit Ashish B. ; Lam Monica ; Lichtenstein Walter D. ; Rowen Christopher ; Ruttenberg John C. ; Wilson Robert P., High data density RISC processor.
  4. Martin Daniel B. (Poughkeepsie NY), Instruction substitution mechanism in an instruction handling unit of a data processing system.
  5. Ebcioglu Mahmut Kemal ; Groves Randall Dean, Method and apparatus for dynamic conversion of computer instructions.
  6. Chang Hsiao-Shih ; Kane James A. ; Whitted ; III Graham B., Method and apparatus for simultaneously executing instructions in a pipelined microprocessor.
  7. Kuriyama Kazunori (Kokubunji JPX) Shintani Yooichi (Kokubunji JPX) Yamaoka Akira (Hachioji JPX) Shonai Tohru (Kokubunji JPX) Kamada Eiki (Hachioji JPX) Inoue Kiyoshi (Tokyo JPX), Pipelined data processor capable of decoding and executing plural instructions in parallel.
  8. DeLano Eric R. (Ft. Collins CO) Gleason Craig A. (Ft. Collins CO) Forsyth Mark A. (Ft. Collins CO), Predecoding instructions for supercalar dependency indicating simultaneous execution for increased operating frequency.
  9. Morley John E., Software emulation system with dynamic translation of emulated instructions for increased processing speed.
  10. Vassiliadis Stamatis (Vestal NY) Blaner Bartholomew (Newark Valley NY), System and method for obtaining parallel existing instructions in a particular data processing configuration by compound.
  11. Vassiliadis Stamatis ; Blaner Bartholomew, System for obtaining parallel execution of existing instructions in a particulr data processing configuration by compou.

이 특허를 인용한 특허 (12)

  1. Shann, Richard; MacCormack, Marian, Adaptive production of assembler.
  2. Jacobs, Christopher; Olofsson, Andreas D.; Kettle, Paul, Data pattern generator with selectable programmable outputs.
  3. Greenhalgh, Peter Richard; Hill, Stephen John, Data processing apparatus and method for identifying sequences of instructions.
  4. Gschwind, Michael; Sinharoy, Balaram, Method and apparatus for the dynamic identification and merging of instructions for execution on a wide datapath.
  5. Rathina Balan, Thalaiappan; Balamurugan, Chandran, Method for determining whether a machine code instruction of a machine code program is executed in the machine code program.
  6. Sargaison, Stewart, Processor emulation using fragment level translation.
  7. Sargaison, Stewart, Processor emulation using fragment level translation.
  8. Sargaison, Stewart; Suba, Victor, Register mapping in emulation of a target system on a host system.
  9. Olofsson, Andreas D., Software programmable timing architecture.
  10. Olofsson, Andreas D.; Jacobs, Christopher; Kettle, Paul, Software programmable timing architecture.
  11. Sargaison, Stewart; Suba, Victor, Translation block invalidation prehints in emulation of a target system on a host system.
  12. Lindwer, Menno Menasshe; Plagne, Geraud; Pol, Evert-Jan Daniël; Dailliez, Hugues, Translation of a series of computer instructions.
섹션별 컨텐츠 바로가기

AI-Helper ※ AI-Helper는 오픈소스 모델을 사용합니다.

AI-Helper 아이콘
AI-Helper
안녕하세요, AI-Helper입니다. 좌측 "선택된 텍스트"에서 텍스트를 선택하여 요약, 번역, 용어설명을 실행하세요.
※ AI-Helper는 부적절한 답변을 할 수 있습니다.

선택된 텍스트