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Integration type semiconductor device and method for manufacturing the same 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/44
  • H01L-021/02
  • H01L-029/76
  • H01L-029/66
  • H01L-031/062
  • H01L-031/06
  • H01L-023/48
출원번호 US-0270458 (2005-11-10)
등록번호 US-7420283 (2008-09-02)
우선권정보 JP-2004-328124(2004-11-11); JP-2005-298076(2005-10-12)
발명자 / 주소
  • Ito,Hiroyasu
출원인 / 주소
  • DENSO CORPORATION
대리인 / 주소
    Posz Law Group, PLC
인용정보 피인용 횟수 : 17  인용 특허 : 5

초록

A semiconductor device includes: a plurality of power MOS cells on a semiconductor substrate; a plurality of lead wires connecting to a source and a drain of each power MOS cell through a contact hole; a plurality of collecting electrodes connecting in parallel with the lead wires through a via hole

대표청구항

What is claimed is: 1. A semiconductor device having a construction comprising: a plurality of power MOS cells disposed on a semiconductor substrate; a plurality of lead wires connecting to a source and a drain of each power MOS cell through a contact hole for retrieving electric potential of each

이 특허에 인용된 특허 (5)

  1. Kloen Hendrik K.,NLX ; Huiskamp Lodewijk P.,NLX, Integrated circuit device.
  2. Pozder, Scott K.; Kobayashi, Thomas S., Method for forming a semiconductor device having a mechanically robust pad interface.
  3. Freeman ; Jr. John L. (Mesa AZ) Tracy Clarence J. (Tempe AZ), Method for making a planar multi-layer metal bonding pad.
  4. Freeman ; Jr. John L. (Mesa AZ) Tracy Clarence J. (Tempe AZ), Planar multi-layer metal bonding pad.
  5. Hatano, Masaaki; Usui, Takamasa, Semiconductor device.

이 특허를 인용한 특허 (17)

  1. Hsia, Chin Chiu; Yao, Chih Hsiang; Huang, Tai Chun; Peng, Chih Tang, Bond pad structure for wire bonding.
  2. Lai, Yu-Chia; Yu, Chen-Hua; Huang, Chang-Pin; Liu, Chung-Shi; Tu, Hsien-Ming; Kuo, Hung-Yi; Tsai, Hao-Yi; Liang, Shih-Wei; Liu, Ren-Xuan, Conductive terminal on integrated circuit.
  3. Hébert, François; Bhalia, Anup, Copper bonding compatible bond pad structure and method.
  4. Hébert, François; Bhalla, Anup, Copper bonding compatible bond pad structure and method.
  5. Hébert, François; Bhalla, Anup, Copper bonding method.
  6. Chen, Hsien-Wei; Liu, Yu-Wen; Tsai, Hao-Yi; Jeng, Shin-Puu; Chen, Ying-Ju, Double solid metal pad with reduced area.
  7. Chen, Hsien-Wei; Liu, Yu-Wen; Tsai, Hao-Yi; Jeng, Shin-Puu; Chen, Ying-Ju, Double solid metal pad with reduced area.
  8. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
  9. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
  10. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
  11. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
  12. Lee, Jin-Yuan; Chen, Ying-Chih; Lin, Mou-Shiung, Method of wire bonding over active area of a semiconductor circuit.
  13. Lee, Jin-Yuan; Chen, Ying-chih, Method of wire bonding over active area of a semiconductor circuit.
  14. Sutardja, Sehat, Patterns of passivation material on bond pads and methods of manufacture thereof.
  15. Choi, DaeSik; Kim, OhHan; Cho, SungWon, Semiconductor device and method of forming interconnect structure with conductive pads having expanded interconnect surface area for enhanced interconnection properties.
  16. Choi, DaeSik; Kim, OhHan; Cho, SungWon, Semiconductor device and method of forming interconnect structure with conductive pads having expanded interconnect surface area for enhanced interconnection properties.
  17. Choi, DaeSik; Kim, OhHan; Cho, SungWon, Semiconductor device and method of forming interconnect structure with conductive pads having expanded interconnect surface area for enhanced interconnection properties.
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