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Double-gate MOS transistor, double-gate CMOS transistor, and method for manufacturing the same

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-027/01
  • H01L-027/12
  • H01L-029/00
  • H01L-027/10
  • H01L-029/739
  • H01L-029/66
  • H01L-029/73
  • H01L-029/76
  • H01L-029/94
  • H01L-031/113
  • H01L-031/101
  • H01L-031/119
  • H01L-031/115
  • H01L-031/062
  • H01L-031/06
출원번호 US-0098467 (2005-04-05)
등록번호 US-7423324 (2008-09-09)
우선권정보 JP-2004-113707(2004-04-08)
발명자 / 주소
  • Sekigawa,Toshihiro
  • Liu,Yongxun
  • Masahara,Meishoku
  • Koike,Hanpei
  • Suzuki,Eiichi
출원인 / 주소
  • National Institute of Advanced Industrial Science and Technology
대리인 / 주소
    Rader, Fishman & Grauer, PLLC
인용정보 피인용 횟수 : 1  인용 특허 : 17

초록

In a double-gate MOS transistor, a substrate, an insulating layer, and a semiconductor layer are formed or laminated in that order, an opening extending to the insulating layer is formed in the semiconductor layer while leaving an island-shaped region, the island-shaped region including a semiconduc

대표청구항

What is claimed is: 1. A double-gate MOS transistor comprising: an insulating layer; a substrate; and a semiconductor crystal layer, wherein the insulating layer is provided between the substrate and the semiconductor crystal layer, wherein a part of said semiconductor crystal layer includes, at le

이 특허에 인용된 특허 (17)

  1. Lee Steven S., Bipolar silicon-on-insulator structure and process.
  2. Christensen Todd Alan ; Sheets ; II John Edward, Buried patterned conductor planes for semiconductor-on-insulator integrated circuit.
  3. Sekigawa, Toshihiro; Ishii, Kenichi; Suzuki, Eiichi, Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same.
  4. Sekigawa,Toshihiro; Ishii,Kenichi; Suzuki,Eiichi, Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same.
  5. Hackler, Sr.,Douglas R.; Parke,Stephen A., Double-gated transistor circuit.
  6. Levine Michael A. (383 Sycamore Pl. Sierra Madre CA 91024), Extrinsic infrared detector with a charge reset function.
  7. Doris, Bruce B.; Boyd, Diane C.; Ieong, Meikei; Kanarsky, Thomas S.; Kedzierski, Jakub T.; Yang, Min, Hybrid planar and finFET CMOS devices.
  8. Murakami Yoshinori (Kanagawa JPX), MOS device using accumulation layer as channel.
  9. Christensen, Todd Alan; Sheets, II, John Edward, Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices.
  10. Todd Alan Christensen ; John Edward Sheets, II, Method and semiconductor structure for implementing buried dual rail power distribution and integrated decoupling capacitance for silicon on insulator (SOI) devices.
  11. Christensen, Todd Alan; Sheets, II, John Edward, Method and semiconductor structure for implementing dual plane body contacts for silicon-on-insulator (SOI) transistors.
  12. Takagi, Takeshi, Method of manufacturing semiconductor device having source/drain regions included in a semiconductor layer formed over an isolation insulating film and a semiconductor device fabricated thereby.
  13. Murakami Yoshinori (Yokohama JPX) Mihara Teruyoshi (Yokosuka JPX), Method of manufacturing semiconductor device utilizing an accumulation layer.
  14. Jeong Mo Hwang KR; Jeong Hwan Son KR, Semiconductor device and method for fabricating the same.
  15. Assaderaghi Fariborz ; Hsu Louis Lu-Chen ; Mandelman Jack Allan, Silicon-on-insulator structure for electrostatic discharge protection and improved heat dissipation.
  16. Lee Jia-Sheng,TWX, Stacked semiconductor structure for high integration of an integrated circuit with junction devices.
  17. Gaul Stephen Joseph ; Delgado Jose Avelino, Surface mount die by handle replacement.

이 특허를 인용한 특허 (1)

  1. Chang, Che-Cheng; Lin, Chih-Han, FinFET having a multi-portioned gate stack.
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