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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0011543 (2004-12-13) |
등록번호 | US-7434192 (2008-10-07) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 2 인용 특허 : 20 |
Techniques are provided for implementing channel alignment for a data transmission interface in an HIP block on a programmable logic integrated circuit. The HIP block channel alignment logic can be run using a reduced number of parallel data paths, which consumes substantially less logic resources.
What is claimed is: 1. A programmable logic integrated circuit comprising a hard intellectual property (HIP) block designed to transmit data along parallel data channels, the hard intellectual property block comprising: an oversampler that reduces clock skew between a clock signal and data in a fir
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