[특허]Voltage reference generator using big flash cell

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IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	G11C-011/34
출원번호	UP-0803362 (2007-05-14)
등록번호	US-7532515 (2009-07-01)
발명자 / 주소	Barkley, Gerald
출원인 / 주소	Intel Corporation
대리인 / 주소	LeMoine, Dana B.
인용정보	피인용 횟수 : 0 인용 특허 : 30

초록 ▼

A voltage reference generator includes multiple closed loop voltage references. Each of the closed loop voltage references uses a flash cell with a variable threshold voltage and a feedback loop to trim a reference voltage. The voltage reference generator includes sample and hold capacitors in outpu

대표청구항 ▼

What is claimed is: 1. A multi-level cell memory device comprising: a plurality of closed loop voltage references that include programmed flash cells, wherein reference voltages produced by the closed loop voltage references are controlled by threshold voltages of the flash cells; and a plurality of output stages, at least one of the plurality of output stages being a pull down output stage, and at least one of the plurality of output stages being a pull up output stage; wherein the pull down output stage comprises a p-channel current source transistor and a first sample and hold capacitor coupled to a gate node of the p-channel current source transistor, and a p-channel source follower transistor and a second sample and hold capacitor coupled to a gate node of the p-channel source follower transistor. 2. The multi-level cell memory device of claim 1 wherein the pull up output stage comprises an n-channel current source transistor and a third sample and hold capacitor coupled to a gate node of the n-channel current source transistor, and an n-channel source follower transistor and a fourth sample and hold capacitor coupled to a gate node of the n-channel source follower transistor. 3. The multi-level cell memory device of claim 1 further comprising load capacitors coupled to output nodes of the plurality of output stages. 4. The multi-level cell memory device of claim 3 further comprising switches to isolate the plurality of output stages from the load capacitors. 5. The multi-level cell memory device of claim 1 further comprising switches to isolate the plurality of closed loop voltage references from the plurality of output stages. 6. The multi-level cell memory device of claim 1 wherein each of the plurality of closed loop voltage references includes a flash cell and a source follower transistor, a gate node of the flash cell being coupled to a source node of the source follower transistor.

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