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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | UP-0821005 (2007-06-21) |
등록번호 | US-7535689 (2009-07-01) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 4 인용 특허 : 5 |
An integrated circuit with reduced pad capacitance, having a trench formed in the silicon substrate below the pad to reduce the pad capacitance. In another embodiment, an encapsulated air cavity is formed underneath the pad.
What is claimed is: 1. An integrated circuit comprising: an input pin; a pad connected to the input pin, the pad comprising a top metal layer and a bottom metal layer, and comprising at least one via to electrically connect the bottom metal layer to the top metal layer; a silicon substrate having a
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