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Context switch instruction prefetching in multithreaded computer 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-009/46
출원번호 UP-0739739 (2003-12-18)
등록번호 US-7617499 (2009-11-23)
발명자 / 주소
  • Bradford, Jeffrey Powers
  • Kossman, Harold F.
  • Mullins, Timothy John
출원인 / 주소
  • International Business Machines Corporation
대리인 / 주소
    Wood, Herron & Evans, LLP
인용정보 피인용 횟수 : 10  인용 특허 : 16

초록

An apparatus, program product and method initiate, in connection with a context switch operation, a prefetch of at least one instruction likely to be executed by a thread prior to resuming execution of that thread. As a result, once it is known that a context switch will be performed to a particular

대표청구항

What is claimed is: 1. A method of performing a context switch operation in a multithreaded computer, the method comprising initiating a prefetch of at least one instruction likely to be executed by a thread prior to resuming execution of the thread, wherein initiating the prefetch includes: retrie

이 특허에 인용된 특허 (16)

  1. Scales ; III Hunter Ledbetter ; Diefendorff Keith Everett ; Olsson Brett ; Dubey Pradeep Kumar ; Hochsprung Ronald Ray ; Beavers Bradford Byron ; Burgess Bradley G. ; Snyder Michael Dean ; May Cathy , Data processing system for processing vector data and method therefor.
  2. Snyder Michael Dean, Data processing system having a data prefetch mechanism and method therefor.
  3. Flynn William Thomas ; Hillier ; III Philip Rogers, Method and apparatus for decreasing thread switch latency in a multithread processor.
  4. Thompson, Carol L.; Zi gler, Michael L.; Huck, Jerome C.; Dwyer, Lawrence D. K. B., Method and apparatus for enabling a compiler to reduce cache misses by performing pre-fetches in the event of context switch.
  5. Cooksey,Robert N.; Jourdan,Stephan J., Method and apparatus for reinforcing a prefetch chain.
  6. Borkenhagen, John Michael; Eickemeyer, Richard James; Flynn, William Thomas; Wottreng, Andrew Henry, Method and apparatus for selecting thread switch events in a multithreaded processor.
  7. Stone Harold S. ; Sakr Majd F. ; Reinhold Mark B., Method for perfetching structured data.
  8. Schneider Bengt-Olaf, Methods and apparatus for managing scratchpad memory in a multiprocessor data processing system.
  9. Baror Gigy, Organization of an integrated cache unit for flexible usage in supporting multiprocessor operations.
  10. Ben-Meir Amos ; Favor John G., Prefetch instruction mechanism for processor.
  11. Sachs Howard G. (Los Gatos CA) Cho James Y. (Los Gatos CA) Hollingsworth Walter H. (Campbell CA), Quadword boundary cache system.
  12. Kahle, James Allan; Mayfield, Michael John; O'Connell, Francis Patrick; Ray, David Scott; Silha, Edward John; Tendler, Joel M., Software prefetch system and method for predetermining amount of streamed data.
  13. Pickett James K., Start of access instruction configured to indicate an access mode for fetching memory operands in a microprocessor.
  14. Isaac, Roger D.; Alsup, Mitchell, Stride-based prefetch mechanism using a prediction confidence value.
  15. Kimura Yasunori,JPX, Switching multi-context processor and method overcoming pipeline vacancies.
  16. Mayfield, Michael John; O'Connell, Francis Patrick; Ray, David Scott, System and method for prefetching data using a hardware prefetch mechanism.

이 특허를 인용한 특허 (10)

  1. Gabor, Ron; Sheaffer, Gad; Mendelson, Avi; Weiser, Uri C.; Wang, Hong, Acceleration threads on idle OS-visible thread execution units.
  2. Croft, Michael R.; Jones, Philip; Rice, Adam R.; Whitbourne, Matthew D., Application hibernation.
  3. Croft, Michael R.; Jones, Philip; Rice, Adam R.; Whitbourne, Matthew D., Application hibernation.
  4. Ginzburg, Boris; Ronen, Ronny; Weissmann, Eliezer; Vaithianathan, Karthikeyan; Cohen, Ehud, Context switching mechanism for a processing core having a general purpose CPU core and a tightly coupled accelerator.
  5. Ginzburg, Boris; Ronen, Ronny; Weissmann, Eliezer; Vaithianathan, Karthikeyan; Cohen, Ehud, Context switching mechanism for a processor having a general purpose core and a tightly coupled accelerator.
  6. Semin, Andrey, Instruction that specifies an application thread performance state.
  7. Barroso, Luiz Andre; Laudon, James; Marty, Michael R., Low latency thread context caching.
  8. Levine, Frank Eliot; Siegwart, David Kevin; Pineda, Enio Manuel, Recording activity of software threads in a concurrent software environment.
  9. Levine, Frank Eliot; Siegwart, David Kevin; Pineda, Enio Manuel, Synchronization activity recording system for a concurrent software environment.
  10. Tran, Thang M.; Schinzler, Michael B., Systems and methods for reducing branch misprediction penalty.
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