[특허]Dual liner capping layer interconnect structure

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IPC분류정보
국가/구분	United States(US) Patent 등록
국제특허분류(IPC7판)	H01L-023/52
출원번호	UP-0186932 (2008-08-06)
등록번호	US-7709960 (2010-06-03)
발명자 / 주소	Yang, Chih-Chao Yang, Haining Wong, Keith Kwong Hon
출원인 / 주소	International Business Machines Corporation
대리인 / 주소	MacKinnon, Ian D.
인용정보	피인용 횟수 : 0 인용 특허 : 16

초록 ▼

A high tensile stress capping layer on Cu interconnects in order to reduce Cu transport and atomic voiding at the Cu/dielectric interface. The high tensile dielectric film is formed by depositing multiple layers of a thin dielectric material, each layer being under approximately 50 angstroms in thickness. Each dielectric layer is plasma treated prior to depositing each succeeding dielectric layer such that the dielectric cap has an internal tensile stress.

대표청구항 ▼

What is claimed is: 1. A semiconductor device comprising; a dielectric layer with at least one conductive interconnect partially embedded therein; a tensile capping layer in contact with said at least one conductive interconnect; and a compressive capping layer in contact with said dielectric layer and coplanar with the tensile capping layer. 2. The semiconductor device of claim 1 further comprising a diffusion barrier layer partially surrounding said at least one conductive interconnect. 3. The semiconductor device of claim 1 wherein said tensile capping layer is comprised of sequentially deposited layers. 4. The semiconductor device of claim 1 wherein said tensile capping layer is comprised of a material selected from the group consisting of silicon dioxide (SiO2), silicon nitride (Si3N4), and compounds of silicon such as SiCxNyHz, where x, y and z are variable percentages. 5. The semiconductor device of claim 1 wherein said at least one conductive interconnect is comprised of a material selected from the group consisting of aluminum, copper, tungsten, silver, gold, aluminum-copper and nickel. 6. The semiconductor device of claim 2 wherein said diffusion barrier layer is comprised of a material selected from the group consisting of Ta, TaN, Ti, TiN, Ru, RuN, RuTa, RuTaN, W, and WN.

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Chao-Kun Hu ; Robert Rosenberg ; Judith Marie Rubino ; Carlos Juan Sambucetti ; Anthony Kendall Stamper, Reduced electromigration and stressed induced migration of Cu wires by surface coating.
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Joshi Rajiv V. (Yorktown Heights NY) Cuomo Jerome J. (Lincolndale NY) Dalal Hormazdyar M. (Milton NY) Hsu Louis L. (Fishkill NY), Refractory metal capped low resistivity metal conductor lines and vias.
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Joshi Rajiv V. ; Cuomo Jerome J. ; Dalal Hormazdyar M. ; Hsu Louis L., Refractory metal capped low resistivity metal conductor lines and vias formed using PVD and CVD.
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Ohtsuka, Nobuyuki; Shimizu, Noriyoshi; Sakai, Hisaya; Nakao, Yoshiyuki; Kondo, Hiroki; Suzuki, Takashi, Semiconductor device.
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Dubin Valery M. (Cupertino CA) Schacham-Diamand Yosi (Ithaca NY) Zhao Bin (Irvine CA) Vasudev Prahalad K. (Austin TX) Ting Chiu H. (Saratoga CA), Use of cobalt tungsten phosphide as a barrier material for copper metallization.
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