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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | UP-0941629 (2007-11-16) |
등록번호 | US-7829442 (2010-11-25) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 10 인용 특허 : 157 |
Dislocation pile-ups in compositionally graded semiconductor layers are reduced or eliminated, thereby leading to increased semiconductor device yield and manufacturability. This is accomplished by introducing a semiconductor layer having a plurality of threading dislocations distributed substantial
What is claimed is: 1. A method for forming a semiconductor structure, the method comprising the steps of: epitaxially growing over a substrate a relaxed graded layer comprising a III-V compound, the III-V compound comprising a group III element and a group V element; and epitaxially growing a comp
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