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Protection for bonding pads and methods of formation 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/48
출원번호 US-0043023 (2008-03-05)
등록번호 US7872357 (2011-01-03)
발명자 / 주소
  • Yu, Chen-Hua
  • Chiou, Wen-Chih
  • Wu, Weng-Jin
출원인 / 주소
  • Taiwan Semiconductor Manufacturing Company, Ltd.
대리인 / 주소
    Slater & Matsil, L.L.P.
인용정보 피인용 횟수 : 9  인용 특허 : 8

초록

The formation of bonding pad protective layer over exposed bonding pad materials between stacked integrated circuit (IC) dies or wafers is described in preferred embodiments in which the bonding pad protective layer is formed in the integrated process of forming wafer bonding pads. The bonding pad p

대표청구항

What is claimed is: 1. A stacked integrated circuit (IC) comprising:a first semiconductor die having a front side and a back side, wherein said first semiconductor die comprises one or more first devices;a first insulation layer on said front side of said first semiconductor die;one or more first bo

이 특허에 인용된 특허 (8)

  1. Chen, Hsien Wei; Chen, Hsueh Chung, Design structure for coupling noise prevention.
  2. Patti, Robert, Interlocking conductor method for bonding wafers to produce stacked integrated circuits.
  3. Rostoker Michael D. (Boulder Creek CA) Kapoor Ashok K. (Palo Alto CA), Metal interconnect structures for use with integrated circuit devices to form integrated circuit structures.
  4. Arana,Leonel R.; Natekar,Devendra; Newman,Michael; Gurumurthy,Charan K., Method of forming through-silicon vias with stress buffer collars and resulting devices.
  5. Morrow, Patrick; List, R. Scott; Kim, Sarah E., Methods of forming backside connections on a wafer stack.
  6. Hsu,Chi Hsing, Multi-chip structure.
  7. Rostoker Michael D. ; Kapoor Ashok K., Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit st.
  8. Hsu Chen-Chung (Taichung TWX), Trench method for three dimensional chip connecting during IC fabrication.

이 특허를 인용한 특허 (9)

  1. Yang, Ku-Feng; Wu, Weng-Jin; Chiou, Wen-Chih; Hu, Jung-Chih, Backside process for a substrate.
  2. Spry, David J.; Lukco, Dorothy; Neudeck, Philip G.; Chang, Carl W.; Chen, Liangyu; Meredith, Roger D.; Moses, Kelley M.; Blaha, Charles A.; Gonzalez, Jose M.; Beheim, Glenn M.; Laster, Kimala L., Durable bond pad structure for electrical connection to extreme environment microelectronic integrated circuits.
  3. Chiou, Wen-Chih; Yu, Chen-Hua; Wu, Weng-Jin, Formation of through via before contact processing.
  4. Yu, Chen-Hua; Chiou, Wen-Chih; Wu, Weng-Jin, Formation of through via before contact processing.
  5. Dang, Bing; Knickerbocker, John U.; Liu, Yang, Integrated circuit (IC) test probe.
  6. Oh, JiHoon; Lee, SinJae; Kim, JinGwan, Semiconductor device and method of forming Fo-WLCSP having conductive layers and conductive vias separated by polymer layers.
  7. Fang, Jen-Kuang; Chen, Kuo-Hua, Semiconductor package structure including die and substrate electrically connected through conductive segments.
  8. Chang, Hung-Pin; Wu, Weng-Jin; Chiou, Wen-Chih; Yu, Chen-Hua, System, structure, and method of manufacturing a semiconductor substrate stack.
  9. Chang, Hung-Pin; Wu, Weng-Jin; Chiou, Wen-Chih; Yu, Chen-Hua, System, structure, and method of manufacturing a semiconductor substrate stack.
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