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IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-023/52
출원번호 US-0706553 (2007-02-13)
등록번호 US7880303 (2011-01-18)
발명자 / 주소
  • Yu, Chen-Hua
  • Yeh, Chen-Nan
  • Yao, Chih-Hsiang
  • Wan, Wen-Kai
  • Cheng, Jye-Yen
출원인 / 주소
  • Taiwan Semiconductor Manufacturing Company, Ltd.
대리인 / 주소
    Slater & Matsil, L.L.P.
인용정보 피인용 횟수 : 5  인용 특허 : 14

초록

An integrated circuit structure includes a semiconductor substrate; a metallization layer over the semiconductor substrate; a first dielectric layer between the semiconductor substrate and the metallization layer; a second dielectric layer between the semiconductor substrate and the metallization la

대표청구항

What is claimed is: 1. An integrated circuit structure comprising:a semiconductor substrate;a metallization layer over the semiconductor substrate;a first dielectric layer between the semiconductor substrate and the metallization layer, and having a first thickness;an etch stop layer overlying the f

이 특허에 인용된 특허 (14)

  1. Yang, Shih-Hsien; Chuang, Yueh-Cheng; Sheu, Bor-Ru, Conductive contact structure and process for producing the same.
  2. Liu, Chung-Shi; Lin, Chih-Cheng, Dual damascene process.
  3. Tu,Kuo Chi, Method and structure for metal-insulator-metal capacitor based memory device.
  4. Ma, Ching-Tien; Chen, Tsung-Chuan; Fan, Chun-Liang, Method for dual-damascene formation using a via plug.
  5. Tsai, Wei-Kung; Tsai, Po-Yueh, Method for forming dual damascenes.
  6. Chiang Chien ; Fraser David B., Method for forming multileves interconnections for semiconductor fabrication.
  7. Wang,Sung Hsiung, Method for forming thick copper self-aligned dual damascene.
  8. Lee,Chang Hyun; Choi,Jung Dal; Shin,Wang Chul, Method of forming a non-volatile memory device having floating trap type memory cell.
  9. Gupta Subhash,SGX ; Ho Kwok Keung Paul,SGX ; Zhou Mei-Sheng,SGX ; Chool Simon,SGX, Method to avoid copper contamination on the sidewall of a via or a dual damascene structure.
  10. Mu Xiao-Chun (Saratoga CA) Sivaram Srinivasan (San Jose CA) Gardner Donald S. (Mountain View CA) Fraser David B. (Danville CA), Methods of forming an interconnect on a semiconductor substrate.
  11. Lee, Chang-Hyun; Choi, Jung-Dal; Shin, Wang-Chul, Non-volatile memory device having floating trap type memory cell and method of forming the same.
  12. Ting Chiu ; Dubin Valery, Plated copper interconnect structure.
  13. Subhash Gupta SG; Mei-Sheng Zhou SG; Simon Chooi SG; Sangki Hong SG, Reversed damascene process for multiple level metal interconnects.
  14. Moslehi Mehrdad M., Ultra high-speed chip semiconductor integrated circuit interconnect structure and fabrication method using free-space dielectrics.

이 특허를 인용한 특허 (5)

  1. Yang, Chih-Chao; Edelstein, Daniel C.; Nogami, Takeshi, Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application.
  2. Yang, Chih-Chao; Li, Baozhen, Interconnect structure with an electromigration and stress migration enhancement liner.
  3. Yang, Chih-Chao; Li, Baozhen, Interconnect structure with an electromigration and stress migration enhancement liner.
  4. Tsai, Cheng-Hsiung; Diaz, Carlos H.; Lee, Chung-Ju; Shue, Shau-Lin; Bao, Tien-I; Wu, Yung-Hsu; Chen, Hsin-Ping, Metal lines for interconnect structure and method of manufacturing same.
  5. Kaneko, Hajime; Shimada, Keiichi; Usui, Takamasa, Semiconductor device.
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