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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0442225 (2006-05-30) |
등록번호 | US7972910 (2011-06-21) |
우선권정보 | JP-2005-005-164605(2005-06-03) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 7 인용 특허 : 13 |
It is an object of the present invention to improve a factor which influences productivity such as variation caused by a characteristic defect of a circuit by thinning or production yield when an integrated circuit device in which a substrate is thinned is manufactured. A stopper layer is formed ove
What is claimed is: 1. A manufacturing method of an integrated circuit device, comprising the steps of:forming a first layer which has higher hardness than a first substrate over one surface of the first substrate;forming a buffer layer over the first layer;forming an element over the buffer layer;b
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