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Method for estimating cost when placing operations within a modulo scheduler when scheduling for processors with a large number of function units or reconfigurable data paths 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-009/46
출원번호 US-0473340 (2006-06-21)
등록번호 US7979860 (2011-06-28)
발명자 / 주소
  • Hill, Ralph D.
출원인 / 주소
  • NVIDIA Corporation
대리인 / 주소
    Patterson & Sheridan, LLP
인용정보 피인용 횟수 : 3  인용 특허 : 27

초록

A process for scheduling operations using a cost function is provided. A number of scheduling options are determined for an operation and a cost is computed for each scheduling option. The process then schedules the operation based on a computed cost.

대표청구항 ▼

What is claimed is: 1. A method for scheduling an operation for execution by a processor comprising one or more functional units interconnected by reconfigurable data routes using a cost function, the method comprising:identifying one or more scheduling options for the operation, wherein the operati

이 특허에 인용된 특허 (27)

  1. Vorbach Martin Andreas,DEX ; Munch Robert Markus,DEX, Dynamically reconfigurable data processing system.
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  2. Robert S. Schreiber, Function unit allocation in processor design.
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  3. Martin Vorbach DE; Robert Munch DE, I/O and memory bus system for DFPS and units with two or multi-dimensional programmable cell architectures.
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  4. Vorbach Martin,DEX ; Munch Robert,DEX, I/O and memory bus system for DFPs and units with two- or multi-dimensional programmable cell architectures.
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  5. Smith Kevin J. (Boulder Creek CA) Kenner Hugh R. (Cupertino CA) Savage William A. (Milpitas CA) Kwong Alice (Los Altos CA), Integrated register allocation, instruction scheduling, instruction reduction and loop unrolling.
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  6. Christopher M. McKinsey ; Jayashankar Bharadwaj, Interactive instruction scheduling and block ordering.
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  7. Martin Vorbach DE; Robert Munch DE, Internal bus system for DFPS and units with two- or multi-dimensional programmable cell architectures, for managing large volumes of data with a high interconnection complexity.
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  8. Robertazzi Thomas G. ; Luryi Serge ; Sohn Jeeho, Load sharing controller for optimizing monetary cost.
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  9. Tarsy Gregory (Scotts Valley CA) Woodard Michael J. (Fremont CA), Method and apparatus for cost-based heuristic instruction scheduling.
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  10. Tarsy Gregory (Scotts Valley CA) Woodard Michael J. (Fremont CA), Method and apparatus for optimizing cost-based heuristic instruction scheduling.
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  11. Vorbach, Martin; Munch, Robert, Method for deadlock-free configuration of dataflow processors and modules with a two- or multidimensional programmable cell structure (FPGAs, DPGAs, etc.).
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  12. Vorbach,Martin; May,Frank; N체ckel,Armin, Method for debugging reconfigurable architectures.
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  13. Sven Wuytack BE; Francky Catthoor BE; Hugo De Man BE, Method for determining an optimized memory organization of a digital device.
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  14. Martin Vorbach DE; Robert Munch DE, Method for hierarchical caching of configuration data having dataflow processors and modules having two-or multidimensional programmable cell structure (FPGAs, DPGAs, etc.)--.
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  15. Rasbold James C. (Livermore CA) Van Dyke Don A. (Pleasanton CA), Method for optimizing instruction scheduling for a processor having multiple functional resources.
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  16. May,Frank; N？ckel,Armin; Vorbach,Martin, Method for translating programs for reconfigurable architectures.
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  17. Vorbach, Martin; Munch, Robert, Method of repairing integrated circuits.
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  18. Vorbach, Martin; Munch, Robert, Method of self-synchronization of configurable elements of a programmable module.
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  19. Vorbach Martin,DEX ; Munch Robert,DEX, Method of the self-synchronization of configurable elements of a programmable unit.
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  20. Vorbach,Martin; Baumgarte,Volker, Methods and devices for treating and processing data.
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  21. Vorbach,Martin; Baumgarte,Volker; Ehlers,Gerd; May,Frank; N체ckel,Armin, Pipeline configuration unit protocols and communication.
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  22. Vorbach,Martin, Reconfigurable sequencer structure.
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  23. Ostanevich, Alexander Y.; Volkonsky, Vladimir Y., Register economy heuristic for a cycle driven multiple issue instruction scheduler.
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  24. Vorbach,Martin; Bretz,Daniel, Router.
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  25. Vorbach Martin,DEX ; Munch Robert,DEX, Run-time reconfiguration method for programmable units.
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  26. Celis Pedro ; Vaishnav Jay ; Zeller Hansjorg, System and method for database query optimization.
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  27. Martin Vorbach DE; Robert Munch DE, UNIT FOR PROCESSING NUMERIC AND LOGIC OPERATIONS FOR USE IN CENTRAL PROCESSING UNITS (CPUS), MULTIPROCESSOR SYSTEMS, DATA-FLOW PROCESSORS (DSPS), SYSTOLIC PROCESSORS AND FIELD PROGRAMMABLE GATE ARRAY.
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이 특허를 인용한 특허 (3)

  1. Dörfel, Matthias; Münzenberger, Ralf, Method for generating an optimised hardware/software partitioning of embedded systems using a plurality of control appliances.
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  2. Lerios, Apostolos, Systems and methods for optimizing order of image transformations.
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  3. Lerios, Apostolos, Systems and methods for optimizing order of image transformations.
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