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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0911392 (2010-10-25) |
등록번호 | US8078806 (2011-11-29) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 21 인용 특허 : 28 |
A microprocessor coupled to a system memory by a bus includes an instruction decode unit that decodes an instruction that specifies a data stream in the system memory and a stream prefetch priority. The microprocessor also includes a load/store unit that generates load/store requests to transfer dat
I claim: 1. A microprocessor coupled to a system memory, the microprocessor comprising:a memory subsystem, having a translation look-aside buffer (TLB) configured to store TLB information;an instruction decode unit, coupled to said memory subsystem, configured to decode an instruction, said instruct
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