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Transmit/receive unit, and methods and apparatus for transmitting signals between transmit/receive units 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G01R-031/02
  • G01R-031/26
출원번호 US-0276299 (2008-11-21)
등록번호 US-8242796 (2012-08-14)
발명자 / 주소
  • de la Puente, Edmundo
  • Eskeldson, David D.
출원인 / 주소
  • Advantest (Singapore) Pte Ltd
대리인 / 주소
    Holland & Hart LLP
인용정보 피인용 횟수 : 3  인용 특허 : 21

초록

In one embodiment, apparatus for transmitting and receiving data includes a transmission line network having at least three input/output terminals; at least three transmit/receive units, respectively coupled to the at least three input/output terminals; and a control system. The control system is co

대표청구항

1. Apparatus for transmitting and receiving data, comprising: a transmission line network having at least three input/output terminals;at least three transmit/receive units, respectively coupled to the at least three input/output terminals, each of the transmit/receive units having i) an active rece

이 특허에 인용된 특허 (21)

  1. Richard S. Roy ; Charles A. Miller, Distributed interface for parallel testing of multiple devices using a single tester channel.
  2. Fujita,Ryo; Kubo,Osamu; Noguchi,Kouki; Kubo,Masaharu; Mishima,Michihiro; Takahashi,Yasuhiko, Electronic circuit device.
  3. Sugamori Shigeru (Gyoda JPX), IC Tester.
  4. Adachi Kaoru (Tokyo JPX), Integrated circuit chip with testing circuits and method of testing the same.
  5. Suzuki Kouhei (Yokohama JPX) Suzuki Kouji (Yokohama JPX) Mori Miki (Kawasaki JPX) Hongu Akinori (Fujisawa JPX) Iwase Nobuo (Kamakura JPX), Integrated circuit device with internal inspection circuitry.
  6. Suzuki Toshiro (Tama JPX) Fujii Fumiaki (Nishitama JPX) Yamada Izuru (Yokohama JPX), Integrated circuit having input and output terminals for testing.
  7. Sugimoto Masaru,JPX ; Nakase Yasuhide,JPX ; Nishimura Tomohiro,JPX ; Funakura Teruhiko,JPX, LSI testing apparatus and timing calibration method for use therewith.
  8. Jordan,Stephen D.; Buck Gengler,Joel, Mapping logic for controlling loading of the select ram of an error data crossbar multiplexer.
  9. Ricchetti, Michael; Clark, Christopher J., Method and apparatus for optimized parallel testing and access of electronic circuits.
  10. Chih-Hsien Weng TW; Jan-Shian Shiao TW; Wen-Hsu Huang TW, Method and system of testing a chip.
  11. Lin, Yung Feng, NOR architecture memory and operation method thereof.
  12. Richard S. Roy ; Charles A. Miller, Parallel testing of integrated circuit devices using cross-DUT and within-DUT comparisons.
  13. Fuller Jonathan ; Crapuchettes Charles ; Nelson Stuart, Remote test module for automatic test equipment.
  14. Oosaki Akio,JPX ; Hayashi Yoshihiko,JPX, Semiconductor device tester and method for testing semiconductor device.
  15. Okitaka, Takenori, Semiconductor integrated circuit with IP test circuit.
  16. Kiyokazu Koga JP; Hiroaki Arai JP, Signal processing apparatus having non-volatile memory and programming method of the non-volatile memory.
  17. Cowell,Thomas M.; Gower,Kevin C.; LaPietra,Frank, System, method and storage medium for providing a high speed test interface to a memory subsystem.
  18. Volkerink, Erik H.; De La Puente, Edmundo, Test system and method for testing electronic devices using a pipelined testing architecture.
  19. Hsu Kai Yang, Testing electronic devices.
  20. Okumoto Koji (Tokyo JPX) Matsuno Katsumi (Kanagawa JPX) Shiono Toru (Tokyo JPX) Senuma Toshitaka (Tokyo JPX) Fukuda Tokuya (Tokyo JPX) Takada Shinji (Kanagawa JPX), Testing method for electronic apparatus.
  21. Knoch Ulrich,DEX, Testing unit with testing information divided into redundancy-free information and redundancy information.

이 특허를 인용한 특허 (3)

  1. Cho, Young Chul; Lee, Jung Bae; Choi, Jung Hwan, Input/output interface.
  2. Cho, Young Chul; Lee, Jung Bae; Choi, Jung Hwan, Operating method of input/output interface.
  3. Cho, Young Chul; Lee, Jung Bae; Choi, Jung Hwan, Operating method of input/output interface.
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