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Contact formation 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/4763
출원번호 US-0237126 (2011-09-20)
등록번호 US-8377819 (2013-02-19)
발명자 / 주소
  • Mathew, James
  • Manning, H. Montgomery
출원인 / 주소
  • Micron Technology, Inc.
인용정보 피인용 횟수 : 0  인용 특허 : 14

초록

The present disclosure includes various methods of contact embodiments. One such method embodiment includes forming a trench in an insulator stack material of a particular thickness. This method includes forming a filler material in the trench and removing the filler material to a particular depth t

대표청구항

1. A method of contact formation, comprising: forming a trench in an insulator stack material of a particular thickness;forming a filler material in the trench and removing the filler material to a particular depth that is less than the particular thickness of the insulator stack material;forming a

이 특허에 인용된 특허 (14)

  1. Mei Sheng Zhou SG; Sangki Hong SG; Simon Chooi SG, Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects.
  2. Mathew, James; Manning, H. Montgomery, Contact formation.
  3. Mathew, James; Manning, H. Montgomery, Contact formation.
  4. Rhodes,Howard E., Damascene processes for forming conductive structures.
  5. Wang Chen-Jong,TWX ; Liang Mong-Song,TWX, Formation of self-aligned capacitor contact module in stacked cyclindrical dram cell.
  6. Nagata Toshiyuki (Tsukuba JPX) Yoshida Hiroyuki (Ryugasaki JPX) Niuya Takayuki (Tsukuba JPX) Ogata Yoshihiro (Ibaraki JPX), French-type semiconductor memory device with enhanced trench capacitor-transistor connection.
  7. Divakaruni, Ramachandra; Gambino, Jeffrey Peter; Mandelman, Jack A.; Sardesai, Viraj; Weybright, Mary Elizabeth, Fully encapsulated damascene gates for Gigabit DRAMs.
  8. Yamagata Satoru,JPX ; Onishi Shigeo,JPX ; Kudo Jun,JPX, Manufacturing method of electrode.
  9. Gau Jing-Horng,TWX, Method for manufacturing bit line and bit line contact.
  10. Lee Hal,TWX ; Liang Chia-Wen,TWX, Method of fabricating a capacitor electrode structure in integrated circuit through self-aligned process.
  11. Chi Min-Hwa,TWX, Method of fabrication of capacitor and bit-line at same level for 8F2 DRAM cell with minimum bit-line coupling noise.
  12. Jeong Gi-Tae,KRX, Methods of fabricating conductive lines in integrated circuits using insulating sidewall spacers and conductive lines so fabricated.
  13. Song, Du-Heon, Semiconductor memory device and fabrication method thereof using damascene bitline process.
  14. Yang,Haining S., Structure and method of making a semiconductor integrated circuit tolerant of mis-alignment of a metal contact pattern.
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