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NTIS 바로가기국가/구분 | United States(US) Patent 등록 |
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국제특허분류(IPC7판) |
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출원번호 | US-0270809 (2011-10-11) |
등록번호 | US-8415261 (2013-04-09) |
발명자 / 주소 |
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출원인 / 주소 |
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대리인 / 주소 |
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인용정보 | 피인용 횟수 : 8 인용 특허 : 68 |
Methods of forming a capping layer on conductive lines in a semiconductor device may be characterized by the following operations: (a) providing a semiconductor substrate comprising a dielectric layer having (i) exposed conductive lines (e.g., copper lines) disposed therein, and (ii) an exposed barr
1. An apparatus for forming a capping layer on interconnect conductive lines in a semiconductor device, the apparatus comprising: (a) a first planarization module configured to remove a portion of an interconnect overburden from a semiconductor substrate to expose a diffusion barrier layer on a diel
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