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Phase shift adjusting method and circuit

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H03M-013/33
  • H04L-007/02
  • H04L-007/04
  • G01R-031/317
  • G06F-011/07
  • G06F-001/10
  • G06F-011/18
  • G01R-031/3193
  • G06F-011/10
  • G06F-011/263
  • G11C-007/10
  • G11C-007/22
  • G11C-011/4076
  • G11C-011/4093
  • G11C-029/02
  • G11C-029/50
  • H04L-007/00
출원번호 US-0946637 (2010-11-15)
등록번호 US-8909998 (2014-12-09)
발명자 / 주소
  • Schumacher, Otto
  • Maier, Martin
  • Hein, Thomas
  • Nygren, Aaron John
출원인 / 주소
  • Infineon Technologies AG
대리인 / 주소
    Patterson & Sheridan, LLP
인용정보 피인용 횟수 : 0  인용 특허 : 23

초록

Method and system of adjusting a first phase shift between a first data signal and a clock signal at a sending device. First and second test signals representing first and second test data, respectively, are transmitted to a receiving device. The test signals have respective phase shifts relative to

대표청구항

1. An electronic device, comprising: a memory controller; anda memory storage device comprising: a first data signal receiver configured to receive a first data signal comprising a plurality of data bits from the memory controller connected to the first data signal receiver via at least one first da

이 특허에 인용된 특허 (23)

  1. Kanai, Tatsunori; Yoshii, Kenichiro, Access control apparatus, access control system, processor, access control method, memory access control apparatus, memory access control system, and memory access control method.
  2. Kanai, Tatsunori; Yoshii, Kenichiro, Access control apparatus, access control system, processor, access control method, memory access control apparatus, memory access control system, and memory access control method.
  3. McIntosh Billy L. (1710 Huge Oaks Houston TX 77055), Apparatus for dead track recovery.
  4. Medlock, Joel D.; Chou, Paul L., Configurable code generator system for spread spectrum applications.
  5. Hocevar,Dale E., Efficient encoder for low-density-parity-check codes.
  6. Kim Jin-Ki (Seoul KRX), Electrically erasable and programmable read only memory with an error check and correction circuit.
  7. Chase David (Needham MA) Spencer Richard (Wellesley MA), Error correcting apparatus.
  8. An,Wei, Fast linear feedback shift register engine.
  9. Bataineh, Khaldoun, Method and apparatus for a modular, programmable cyclic redundancy check design.
  10. Cloonan Thomas J. (Downers Grove IL), Method and apparatus for detecting and preventing the communication of bit errors on a high performance serial data link.
  11. Otto,Klaus Holger; Link,Thomas, Method and apparatus for synchronizing data channels using an alternating parity deskew channel.
  12. Scheuermann, W. James, Method and system for reconfigurable channel coding.
  13. Kim, Yong-Sub, Optical transmission system for compensating for transmission loss.
  14. Berkmann,Jens; Haas,Wolfgang; Herndl,Thomas; Hodits,Gerald; H��utle,Armin; Simeunovic,Sasha, Parallel processing for decoding and cyclic redundancy checking for the reception of mobile radio signals.
  15. Chen Shin C. (San Jose CA) Provazek Lionel D. (Campbell CA), Phase discrimination and data separation method and apparatus.
  16. Schumacher, Otto; Maier, Martin; Hein, Thomas; Nygren, Aaron John, Phase shift adjusting method and circuit.
  17. Porten,Joshua; Kim,Won; Johnson,Scott D.; Nickolls,John R., Processor having a finite field arithmetic unit utilizing an array of multipliers and adders.
  18. Toshihiko Fukuoka JP, Reed Solomon coding apparatus and Reed Solomon coding method.
  19. Boudon,Gerard; Malcavet,Didier; Pereira,David; Steimle,Andre, Self-synchronising bit error analyser and circuit.
  20. Baggen Constant P. M. J. (Eindhoven NLX), Semiconductor memory comprising an on-chip error correction device, and integrated circuit comprising such a semiconduct.
  21. Shinohara, Takayuki, Semiconductor memory device.
  22. Haas, Wally; Pittman, Mutema John; Rumbolt, Chuck, Skew-correcting apparatus using iterative approach.
  23. Umemura Masaya,JPX ; Takekuma Toshitsugu,JPX, Synchronous data transfer system.
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