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Barrier layer for copper interconnect 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • H01L-021/768
  • H01L-023/532
출원번호 US-0132651 (2013-12-18)
등록번호 US-9112004 (2015-08-18)
발명자 / 주소
  • Kao, Chih-Kuang
  • Yang, Huei-Wen
  • Huang, Yung-Sheng
  • Lin, Yu-Wen
출원인 / 주소
  • Taiwan Semiconductor Manufacturing Company, Ltd.
대리인 / 주소
    Slater & Matsil, L.L.P.
인용정보 피인용 횟수 : 0  인용 특허 : 20

초록

A copper interconnect includes a copper layer formed in a dielectric layer. A glue layer is formed between the copper layer and the dielectric layer. A barrier layer is formed at the boundary between the glue layer and the dielectric layer. The barrier layer is a metal oxide.

대표청구항

1. A method comprising: etching a dielectric layer to form an opening;depositing a glue layer to a bottom and sidewalls of the opening, wherein the glue layer comprises a metal alloy;depositing a seed layer over the glue layer;after the depositing the seed layer, filling the opening with a metallic

이 특허에 인용된 특허 (20)

  1. Edelstein Daniel Charles ; Harper James McKell Edwin ; Hu Chao-Kun ; Simon Andrew H. ; Uzoh Cyprian Emeka, Copper interconnection structure incorporating a metal seed layer.
  2. Wu, Hui-Jung; Juliano, Daniel R.; Wu, Wen; Dixit, Girish, Deposition of doped copper seed layers having improved reliability.
  3. Yang, Chih-Chao; Hsu, Louis C.; Joshi, Rajiv V., Interconnect structure and method for forming the same.
  4. Suzuki, Kenji, Interconnect structures with a metal nitride diffusion barrier containing ruthenium and method of forming.
  5. Nguyen Tue ; Hsu Sheng Teng, Low resistance contact between integrated circuit metal levels and method for same.
  6. Kitada, Hideki; Ohtsuka, Nobuyuki; Shimizu, Noriyoshi; Nakao, Yoshiyuki, Manufacture method for semiconductor device suitable for forming wirings by damascene method and semiconductor device.
  7. Petrov,Igor; Rosenberg,Zvika; Adamec,Pavel; Krayvitz,Igor, Method and system for use in the monitoring of samples with a charged particle beam.
  8. Kazuhide Abe JP, Method of forming embedded wiring in a groove in an insulating layer.
  9. Ngo, Minh Van, Method of forming nitride capped Cu lines with improved adhesion and reduced electromigration along the Cu/nitride interface.
  10. Shimizu, Noriyoshi; Ohtsuka, Nobuyuki; Kitada, Hideki; Nakano, Yoshiyuki, Method of manufacturing semiconductor device suitable for forming wiring using damascene method.
  11. Shimizu,Noriyoshi; Ohtsuka,Nobuyuki; Kitada,Hideki; Nakao,Yoshiyuki, Method of manufacturing semiconductor device suitable for forming wiring using damascene method.
  12. Matsuda, Tsukasa; Choi, Gilheyun; Lee, Jongmyeong, Methods of forming metal patterns in openings in semiconductor devices.
  13. Ting Chiu ; Dubin Valery, Plated copper interconnect structure.
  14. Ngo, Minh Van; Woo, Christy Mei-Chu; Avanzino, Steven C.; Sanchez, Jr., John E.; Pangrle, Suzette K., Protection of low-k ILD during damascene processing with thin liner.
  15. Xi,Ming; Smith,Paul Frederick; Chen,Ling; Yang,Michael X.; Chang,Mei; Chen,Fusen; Marcadal,Christophe; Lin,Jenny C., Reliability barrier integration for Cu application.
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  17. Kageyama, Satoshi, Semiconductor device.
  18. Nasu,Hayato; Usui,Takamasa; Shibata,Hideki, Semiconductor device and method having capacitor and capacitor insulating film that includes preset metal element.
  19. Tsumura, Kazumichi; Shibata, Hideki; Yamada, Masaki, Semiconductor device having aerial wiring and manufacturing method thereof.
  20. Yukio Morozumi JP, Semiconductor devices and methods for manufacturing the same.
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