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Method and apparatus for partitioning a synthesis netlist for compile time and quality of results improvement 원문보기

IPC분류정보
국가/구분 United States(US) Patent 등록
국제특허분류(IPC7판)
  • G06F-017/50
출원번호 US-0802669 (2010-06-11)
등록번호 US-9230047 (2016-01-05)
발명자 / 주소
  • Van Antwerpen, Babette
  • Baeckler, Gregg William
출원인 / 주소
  • Altera Corporation
대리인 / 주소
    Cho, L.
인용정보 피인용 횟수 : 0  인용 특허 : 16

초록

A method for designing a system on a target device is disclosed. A partition in the system with a plurality of instances from an extraction netlist is identified. Synthesis optimizations are performed on the partition to generate a synthesis optimization solution. The synthesis optimization solution

대표청구항

1. A method for designing a system on a target device, the method comprising: identifying a partition having a plurality of instances in the system from an extraction netlist, wherein the partition implements a component from the extraction netlist and each instance of the partition implements an id

이 특허에 인용된 특허 (16)

  1. Chang, Henry; Cooke, Larry; Hunt, Merrill; Ke, Wuudiann; Lennard, Christopher K.; Martin, Grant; Paterson, Peter; Truong, Khoan; Venkatramani, Kumar, Block based design methodology.
  2. Eng,Tommy K, Creating optimized physical implementations from high-level descriptions of electronic design using placement-based information.
  3. Tommy K. Eng, Creating optimized physical implementations from high-level descriptions of electronic design using placement-based information.
  4. Hwang,Yean Yow; van Antwerpen,Babette; Yuan,Richard, Estimating quality during early synthesis.
  5. Tse John ; Lee Fung Fung ; Mendel David Wolk, Fitting for incremental compilation of electronic designs.
  6. Leaver Andrew ; Heile Francis B., Mapping heterogeneous logic elements in a programmable logic device.
  7. Ravi,Srivaths; Raghunathan,Anand; Chakradhar,Srimat T., Method and apparatus for efficient register-transfer level (RTL) power estimation.
  8. Sivasubramaniam,Suresh, Method and apparatus for implementing a circuit design for integrated circuitry on a circuit board.
  9. Borer,Terry; Karchmer,David; Govig,Jason; Leaver,Andrew; Quan,Gabriel; Chan,Kevin; Betz,Vaughn; Brown,Stephen D., Method and apparatus for performing incremental compilation.
  10. Borer, Terry; Leaver, Andrew; Karchmer, David; Quan, Gabriel; Brown, Stephen D., Method and apparatus for performing incremental compilation using top-down and bottom-up design approaches.
  11. van Antwerpen,Babette; Baeckler,Gregg William; Yuan,Jinyong, Method and apparatus for reducing synthesis runtime.
  12. Furnish, Geoffrey Mark; LeBrun, Maurice J.; Bose, Subhasis, Methods and systems for placement.
  13. Eaton, Frederik; Beerel, Peter, Optimization of cell subtypes in a hierarchical design flow.
  14. Hutton,Michael D.; Pistorius,Joachim; van Antwerpen,Babette; Baeckler,Gregg; Yuan,Richard; Hwang,Yean Yow, Physical resynthesis of a logic design.
  15. Dupenloup Guy,FRX, RTL analysis for improved logic synthesis.
  16. Goldberg,Evgueni I., Systems, methods, and apparatus to perform logic synthesis preserving high-level specification.
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